本发明涉及芯片设计，特别是涉及一种测量相位的系统。
背景技术：
1、在硬件仿真平台系统中，多个全局时钟信号通常由一个或多个锁相环(pll)产生，并分发至不同的fpga。这些全局时钟信号对系统的整体同步至关重要，尤其是在复杂的多fpga系统中。然而，由于系统的可变性和可扩展性，不同的时钟信号到达各个fpga时可能会经历不同的延迟。这种延迟的不确定性增加了时序分析的难度，特别是在同步时钟源输出的场景下。为了实现更加精确的时序分析，必须对这些同步时钟源输出的时钟信号进行深入研究和处理。具体而言，时钟信号间的相位差直接影响到系统的时序裕量以及数据传输的可靠性。如果不能准确获取和处理这些相位差信息，将可能导致系统运行过程中出现难以预测的时序问题，进而影响到仿真平台的整体性能。
2、目前获取相位差的相关技术是通过示波器进行测量，示波器测量相位差的缺陷包括：
3、第一，示波器测量通常是一个手动过程，每次测量都需要人工干预，增加了操作的复杂性。
4、第二，示波器最多只能测量到芯片的管脚位置，这些信号已经经过了芯片的封装引脚，并可能受到封装材料、引脚布局、引脚间耦合等因素的影响，导致测量精度低。
5、第三，示波器能够测量的端口有限，无法扩展。
技术实现思路
1、针对第三个技术问题，本发明采用的技术方案为：一种测量相位的系统，所述系统包括：时钟源，用于产生采样时钟信号refclk。至少一个用于测量芯片内部两个时钟信号之间有效计数值的单元组，所述单元组包括第一信号接收端、第二信号接收端、状态机fsm和计数器cnt；其中，第一信号接收端，包括第一寄存器ff1和第一电平检测模块ed1；所述ff1的数据输入端接入被采样的第一时钟信号clk0，所述ff1的时钟输入端接入所述refclk；所述ed1用于检测ff1的数据输出端输出的电平变化逻辑，得到第一电平信号。第二信号接收端，包括第二寄存器ff2和第二电平检测模块ed2；所述ff2的数据输入端接入被采样的第二时钟信号clk1，所述ff2的时钟输入端接入所述refclk；所述ed2用于检测ff2的数据输出端输出的电平变化逻辑，得到第二电平信号。状态机fsm，分别与所述ed1和ed2连接，当所述第一电平信号有效时，触发状态机转移到第一状态；当所述第二电平信号有效时，触发状态机转移到第二状态。计数器cnt，与所述fsm连接，当状态机转移为所述第一状态时，触发所述cnt开始计数；当状态机转移为所述第二状态时，触发所述cnt结束计数，得到有效计数值cdiff。计算模块，与所述cnt连接，根据所述cdiff、refclk的时钟周期ps、clk0的时钟周期p0和clk1的时钟周期p1计算得到clk1和clk0之间的相位差shift。
2、本发明至少具有以下有益效果：
3、本发明提供的一种测量相位的系统，其通过将第一信号接收端和第二信号接收端分别直接接入芯片内部的时钟信号并分别进行采样，并通过状态机、计数器和计算模块的相互配合测量芯片内部的时钟信号的相位差，测量精度高；并且该测量相位的系统中可以包括一组以上的单元组同时测量相位差，其扩展能力强；不需要借助专门的测量工具。此外，该系统占用的硬件面积小，由于状态机能够多次循环测量，从而获取测量结果的平均数，方差等统计数据，作为评估时钟信号质量和系统稳定性的参考依据。
1.一种测量相位的系统，其特征在于，所述系统包括：
2.根据权利要求1所述的系统，其特征在于，所述状态机至少包括三个状态：空闲状态、第一状态和第二状态；当状态机处于空闲状态时，若第一电平信号有效，状态机从空闲状态转移至第一状态；当状态机处于第一状态时，若第二电平信号有效，则状态机从第一状态转移至第二状态。
3.根据权利要求2所述的系统，其特征在于，每个组件中的第一信号接收端的时钟输入端和第二信号接收端的时钟输入端接入的采样时钟信号相同。
4.根据权利要求1所述的系统，其特征在于，所述cnt的驱动时钟为所述refclk。
5.根据权利要求1所述的系统，其特征在于，所述cdiff、ps、p0与shift之间的关系满足：
6.根据权利要求1所述的系统，其特征在于，clk0和clk1中的最低频率为基础频率的整数倍，refclk的周期ps和基础频率的周期pb满足：pb＝ps±△t，且pb＝n×p0＝m×n×p1，m和n均为大于0的整数。
7.根据权利要求1所述的系统，其特征在于，所述计数器为d触发器或jk触发器。
8.根据权利要求1所述的系统，其特征在于，所述寄存器为采样寄存器或数据寄存器。
