本技术涉及半导体制造，具体涉及一种集成半导体器件及其制备方法。
背景技术：
1、随着模拟应用对高数字集成和高处理能力的需求的日益增长，bcd-on-soi技术应运而生，其中，bcd英文全称为bipolar-cmos-dmos，中文翻译为在同一芯片上制作双极型晶体管、cmos器件和dmos器件，soi中文翻译为绝缘体上硅，bcd-on-soi工艺技术将soi(silicon-on-insulator)和dti(deep trench isolation，深沟槽隔离)极具吸引力的特性结合在一起，使产品具有高度稳定性，芯片工作温度范围为-40℃至175℃，由于其全介质隔离特性，产品表现出较高的抗emi(电磁干扰)能力，由于没有寄生双极效应，发生闩锁的风险将完全消除，电路工作的可靠性得到保障。
2、目前，传统bulk bcd工艺存在集成度低、不能满足更高级别数据处理能力的下一代车载应用等缺点。进一步的，当前mosfett器件的电流能力较弱，依托于传统bulk bcd工艺虽然提高电流能力，但是可能引起寄生双极开启等一系列弊端。
技术实现思路
1、本技术提供了一种集成半导体器件及其制备方法，提高了单个芯片的集成度，能够满足更高级别数据处理能力的下一代车载应用，因此本技术采用bcd-on-soi技术制备集成半导体器件可以为实现工业，医疗以及车载应用提供理想的解决方案。
2、一方面，本技术实施例提供了一种集成半导体器件的制备方法，包括：
3、提供一底层硅衬底，所述底层硅衬底包含cmos器件区和ldmos器件区，所述底层硅衬底上依次形成有中间氧化层和顶层硅衬底；
4、形成外延层，所述外延层覆盖所述cmos器件区的顶层硅衬底和ldmos器件区的顶层硅衬底；
5、形成多个浅沟槽隔离结构，所述浅沟槽隔离结构位于所述cmos器件区和所述ldmos器件区的外延层中并且相互间隔；
6、刻蚀所述cmos器件区的浅沟槽隔离结构、外延层、顶层硅衬底、中间氧化层和部分厚度的底层硅衬底，以形成第一环形深沟槽，以及刻蚀所述ldmos器件区的浅沟槽隔离结构、外延层、顶层硅衬底、中间氧化层和部分厚度的底层硅衬底，以形成第二环形深沟槽；
7、形成隔离层，所述隔离层覆盖所述第一环形深沟槽的侧壁、底壁以及所述第二环形深沟槽的侧壁、底壁；
8、在所述第一环形深沟槽中填充多晶硅材料，以得到第一环形深沟槽隔离结构，以及在所述第二环形深沟槽中填充多晶硅材料，以得到第二环形深沟槽隔离结构；
9、通过离子注入工艺分别在所述cmos器件区的第一环形深沟槽隔离结构内的外延层中形成第一阱区、两个缓冲区，以及在所述ldmos器件区的第二环形深沟槽隔离结构内的外延层中形成体区、漂移区、第二阱区，其中，所述缓冲区均位于所述第一阱区中并且分别位于所述浅沟槽隔离结构侧，所述体区和所述漂移区间隔设置，所述第二阱区位于所述漂移区中；
10、形成第一栅极和第二栅极，所述第一栅极位于所述cmos器件区的两个缓冲区之间的外延层上，所述第二栅极位于所述ldmos器件区的体区和漂移区之间的外延层上；
11、通过离子注入工艺分别在所述cmos器件区形成第一基区、第一源区和第一漏区，以及在所述ldmos器件区形成第二基区、第二源区和第二漏区，其中，部分所述第一源区位于一缓冲区中，剩余所述第一源区位于所述第一阱区中，所述第一基区位于所述第一源区中间，所述第一漏区位于另一缓冲区中；所述第二基区、所述第二源区均位于所述体区中并且所述第二基区位于所述第二源区中间，所述第二漏区位于所述第二阱区中。
12、可选的，在所述集成半导体器件的制备方法中，所述第二环形深沟槽的横向尺寸至少是所述第一环形深沟槽的横向尺寸的两倍。
13、可选的，在所述集成半导体器件的制备方法中，所述第二环形深沟槽的深度大于所述第一环形深沟槽的深度。
14、可选的，在所述集成半导体器件的制备方法中，在形成第一基区、第一源区和第一漏区，以及第二基区、第二源区和第二漏区之后，所述集成半导体器件的制备方法还包括：
15、形成层间绝缘介质层，所述层间绝缘介质层覆盖所述cmos器件区的第一栅极、浅沟槽隔离结构、第一环形深沟槽和外延层，以及所述ldmos器件区的第二栅极、浅沟槽隔离结构、第二环形深沟槽和外延层；
16、刻蚀所述层间绝缘介质层以形成若干通孔；
17、在所述通孔中填充金属材料，以得到若干导电插塞，其中，至少一所述导电插塞连接所述第一环形深沟槽中的多晶硅材料，至少一所述导电插塞连接所述第一栅极，至少一所述导电插塞连接所述第二基区，至少一所述导电插塞连接所述第二栅极，至少一所述导电插塞连接所述第二漏区；
18、形成图案化的金属层，所述图案化的金属层至少覆盖所述cmos器件区的导电插塞和部分层间绝缘介质层，以及所述ldmos器件区的部分层间绝缘介质层，以及分别覆盖所述ldmos器件区的每个导电插塞，其中，所述cmos器件区的图案化的金属层和所述ldmos器件区的图案化的金属层不连接。
19、可选的，在所述集成半导体器件的制备方法中，形成多个浅沟槽隔离结构的步骤包括：
20、刻蚀所述cmos器件区和所述ldmos器件区的外延层，以形成多个浅沟槽；
21、在所述浅沟槽中填充隔离材料，以得到多个浅沟槽隔离结构。
22、可选的，在所述集成半导体器件的制备方法中，被所述第一环形深沟槽隔离结构和所述第二环形深沟槽隔离结构贯穿的浅沟槽隔离结构均呈环形；位于所述第二环形深沟槽隔离结构内的剩余浅沟槽隔离结构均呈条状。
23、可选的，在所述集成半导体器件的制备方法中，所述顶层硅衬底表面的掺杂离子的导电类型为n型；所述外延层的掺杂类型为n型；所述第一阱区中的掺杂离子的导电类型为p型；所述缓冲区中的掺杂离子的导电类型为n型；所述体区中的掺杂离子的导电类型为p型；所述漂移区中的掺杂离子的导电类型为n型，所述第二阱区中的掺杂离子的导电类型为n型；所述第一基区中的掺杂离子的导电类型为p型；所述第一源区中的掺杂离子的导电类型为n型；所述第一漏区中的掺杂离子的导电类型为n型；所述第二基区中的掺杂离子的导电类型为p型；所述第二源区中的掺杂离子的导电类型为n型；所述第二漏区中的掺杂离子的导电类型为n型。
24、可选的，在所述集成半导体器件的制备方法中，所述隔离层的材质为二氧化硅。
25、可选的，在所述集成半导体器件的制备方法中，所述底层硅衬底的厚度为750μm～800μm；所述中间氧化层的厚度为0.4μm～0.8μm；所述顶层硅衬底的厚度为0.3μm～0.7μm。
26、另一方面，本技术实施例还提供了一种集成半导体器件，包括：
27、底层硅衬底，所述底层硅衬底包含cmos器件区和ldmos器件区，所述底层硅衬底上依次形成有中间氧化层和顶层硅衬底；
28、外延层，所述外延层覆盖所述cmos器件区的顶层硅衬底和ldmos器件区的顶层硅衬底；
29、多个浅沟槽隔离结构，所述浅沟槽隔离结构位于所述cmos器件区和所述ldmos器件区的外延层中并且相互间隔；
30、第一环形深沟槽，所述第一环形深沟槽位于所述cmos器件区的浅沟槽隔离结构、外延层、顶层硅衬底、中间氧化层和部分厚度的底层硅衬底中；
31、第二环形深沟槽，所述第二环形深沟槽位于所述ldmos器件区的浅沟槽隔离结构、外延层、顶层硅衬底、中间氧化层和部分厚度的底层硅衬底中；
32、隔离层，所述隔离层覆盖所述第一环形深沟槽的侧壁、底壁以及所述第二环形深沟槽的侧壁、底壁；
33、多晶硅材料，所述多晶硅材料填充所述第一环形深沟槽以得到第一环形深沟槽隔离结构，以及填充所述第二环形深沟槽以得到第二环形深沟槽隔离结构；
34、第一阱区、两个缓冲区、体区、漂移区和第二阱区，所述第一阱区和两个缓冲区位于所述cmos器件区的第一环形深沟槽隔离结构内的外延层中，所述体区、所述漂移区和所述第二阱区位于所述ldmos器件区的第二环形深沟槽隔离结构内的外延层中，其中，所述缓冲区均位于所述第一阱区中并且分别位于所述浅沟槽隔离结构侧，所述体区和所述漂移区间隔设置，所述第二阱区位于所述漂移区中；
35、第一栅极和第二栅极，所述第一栅极位于所述cmos器件区的两个缓冲区之间的外延层上，所述第二栅极位于所述ldmos器件区的体区和漂移区之间的外延层上；
36、第一基区、第一源区、第一漏区、第二基区、第二源区和第二漏区，其中，在所述cmos器件区中，部分所述第一源区位于一缓冲区中，剩余所述第一源区位于所述第一阱区中，所述第一基区位于所述第一源区中间，所述第一漏区位于另一缓冲区中；在所述ldmos器件区中，所述第二基区、所述第二源区均位于所述体区中并且所述第二基区位于所述第二源区中间，所述第二漏区位于所述第二阱区中。
37、本技术技术方案，至少包括如下优点：
38、本技术采用dti(第一深沟槽隔离结构、第二深沟槽隔离结构)和soi(底层硅衬底、中间氧化层和顶层硅衬底)结合，形成全介质隔离，从而完全隔离soi上的cmos器件(本实施例以nmos器件为例)和ldmos器件，提高了芯片整体的抗emi能力，并完全杜绝寄生双极效应，消除了闩锁的风险，从而提升了电路工作可靠性。
39、进一步的，由于soi mos器件具有高饱和电流特征，为高性能数字逻辑功能提供器件选择，采用本技术的soi bcd技术制备cmos器件和ldmos器件集成器件可以将高密度数字逻辑和模拟功能可以更容易地集成至单个芯片，可以满足更高级别数据处理能力的下一代车载应用，为实现工业，医疗以及车载应用提供了理想的解决方案。
1.一种集成半导体器件的制备方法，其特征在于，包括：
2.根据权利要求1所述的集成半导体器件的制备方法，其特征在于，所述第二环形深沟槽的横向尺寸至少是所述第一环形深沟槽的横向尺寸的两倍。
3.根据权利要求1所述的集成半导体器件的制备方法，其特征在于，所述第二环形深沟槽的深度大于所述第一环形深沟槽的深度。
4.根据权利要求1所述的集成半导体器件的制备方法，其特征在于，在形成第一基区、第一源区和第一漏区，以及第二基区、第二源区和第二漏区之后，所述集成半导体器件的制备方法还包括：
5.根据权利要求1所述的集成半导体器件的制备方法，其特征在于，形成多个浅沟槽隔离结构的步骤包括：
6.根据权利要求1或5所述的集成半导体器件的制备方法，其特征在于，被所述第一环形深沟槽隔离结构和所述第二环形深沟槽隔离结构贯穿的浅沟槽隔离结构均呈环形；位于所述第二环形深沟槽隔离结构内的剩余浅沟槽隔离结构均呈条状。
7.根据权利要求1所述的集成半导体器件的制备方法，其特征在于，所述顶层硅衬底表面的掺杂离子的导电类型为n型；所述外延层的掺杂类型为n型；所述第一阱区中的掺杂离子的导电类型为p型；所述缓冲区中的掺杂离子的导电类型为n型；所述体区中的掺杂离子的导电类型为p型；所述漂移区中的掺杂离子的导电类型为n型，所述第二阱区中的掺杂离子的导电类型为n型；所述第一基区中的掺杂离子的导电类型为p型；所述第一源区中的掺杂离子的导电类型为n型；所述第一漏区中的掺杂离子的导电类型为n型；所述第二基区中的掺杂离子的导电类型为p型；所述第二源区中的掺杂离子的导电类型为n型；所述第二漏区中的掺杂离子的导电类型为n型。
8.根据权利要求1所述的集成半导体器件的制备方法，其特征在于，所述隔离层的材质为二氧化硅。
9.根据权利要求1所述的集成半导体器件的制备方法，其特征在于，所述底层硅衬底的厚度为750μm～800μm；所述中间氧化层的厚度为0.4μm～0.8μm；所述顶层硅衬底的厚度为0.3μm～0.7μm。
10.一种集成半导体器件，其特征在于，包括：
