本发明涉及集成电路，特别是一种新型3d纳米墙(nwafet)器件的倒比管结构。
背景技术：
1、集成电路产业自上世纪50年代开始飞速发展，依据摩尔定律，芯片上的元件数每半年(1975年后改为每18个月)就增加一倍，半导体的性能和容量都将呈现指数型增长。摩尔定律的基础是集成电路的按比例缩小，但是根据ieee国际路线图组织(internationalroadmap for devices and systems，irds)预测，集成电路的沟道长度lch不能突破(小于)12nm，摩尔定律将面临无法前进的困境。sram(static random memory array)，即静态随机存储器作为最重要的存储器之一,是现代soc中关键部分，在各种类型的芯片中都扮演着重要的角色，其功耗及稳定性等各方面性能是整个芯片性能的关键因素。在本发明之前的hvtfet(异质结垂直沟道场效应晶体管)和3d纳米墙nwafet结构，采用纵向设计方案，极大提高了器件的集成度，并通过沟道区重掺杂和漂移区轻掺杂的组合结构抑制dibl效应。hvt以及nwafet结构通过采用沟道重掺杂的方式，实现了lch进一步的下降。其比现有的finfet、gaa等具有更短沟道长度lch，且集成度更高。但是hvt和nwafet器件结构本身的沟道长度是通过外延生长技术实现的，其沟道长度是无法实现大尺寸的，因此nwafet器件本身较难实现倒比管结构。本文提出的一种新型3d纳米墙(nwafet)器件的倒比管结构，在原有的nwafet器件结构的基础之上，保留了一面侧墙结构，通过将nwafet的源区割裂，并结合横向设计的方案实现了倒比管的结构。
2、参考文献
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6、[4].廖永波,李平,唐瑞枫,等.一种新型数字门集成电路的结构[p].中国，发明专利，申请号：cn111048579.1.2020.
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技术实现思路
1、本发明的主要目的在于提出一种新型3d纳米墙(nwafet)器件的倒比管结构，解决了传统nwafet器件无法实现长沟道器件的问题，同时为基于3d纳米墙nwafet的工艺库提供了新的ic器件结构。然而，倒比管结构多用于实现有源电阻、共源共栅管的电流源偏置以及低功耗设计领域。
2、本发明技术方案1为一种新型3d纳米墙(nwafet)器件的倒比管结构,此处以nmos倒比管为例，如图1至5所示。该倒比管结构是在3d纳米墙(nwafet)基本结构基础之上，将源区的部分掏空，其余剩下的有源区作为一种新型3d纳米墙(nwafet)器件的倒比管的源和漏。其中区域(101)是该倒比管器件的栅电极，为金属材料铝等；区域(102)是该倒比管器件的漏电极，为金属材料铝等；区域(103)是该倒比管器件的源电极，为金属材料铝等；区域(104)是该倒比管器件的衬底电极，为金属材料铝等；区域(105)是栅氧化层，为材料二氧化硅或其他高k介质材料；区域(106)是隔离层，用来隔离源和漏，为二氧化硅或其他高k介质材料；区域(107)是漏极的有源区，为n+型半导体；区域(108)是原3d纳米墙(nwafet)器件的沟道层，为p型掺杂的有源区，用p1表示；区域(109)是原3d纳米墙(nwafet)器件的轻掺杂漏区，为n-型半导体；区域(110)是原3d纳米墙(nwafet)器件的源极有源区，为n+型半导体；区域(111)是该倒比管器件的沟道区，为p型半导体，用p2表示；该倒比管的沟道长度是从区域(102)右侧边界到区域(103)左侧边界的间距，沟道宽度是区域(111)的厚度。
3、本发明的技术方案2为一种新型3d纳米墙(nwafet)器件的倒比管结构,如图1至5所示，该倒比管器件的栅氧化层做在侧墙，便于和3d纳米墙(nwafet)器件一起集成。
4、本发明的技术方案3为一种新型3d纳米墙(nwafet)器件的倒比管结构,该倒比管器件的沟道长度不再受限制于外延生长的厚度，可以通过控制刻蚀长度来控制，解决了原3d纳米墙(nwafet)无法做长沟道器件的问题，而其沟道宽度可以通过外延生长的厚度来控制。
5、本发明的技术方案4为一种新型3d纳米墙(nwafet)器件的倒比管结构的工艺步骤,如图6至20所示,通过s0至s14的工艺步骤可以实现一种新型3d纳米墙(nwafet)器件的倒比管结构，并且该工艺步骤可以和3d纳米墙(nwafet)的工艺兼容。工艺步骤为s0:如图6所示，准备n+单晶片；s1：如图7所示，外延生长一层n-型外延层，作为轻掺杂漏的n-区；s2：如图8所示，外延生长一层p型外延层，作为该倒比管的沟道隔离层，此处的p型外延层记为p1型外延层；s3：如图9所示，淀积一层二氧化硅；s4：如图10所示，刻蚀部分二氧化硅，为后续外延生长做准备；s5：如图11所示，选择性生长n+型外延层，形成倒比管的漏、源有源区，二氧化硅的区域无法进行生长，而p1型外延层上可以生长；s6:如图12所示，刻蚀多余的二氧化硅；s7：如图13所示，外延生长一层p型外延层，作为该倒比管的沟道层，此处的p型外延层记为p2型外延层；s8：如图14所示，淀积一层二氧化硅；s9：如图15所示，进行一次化学机械抛光，磨去多余的部分；s10:如图16所示，刻蚀栅槽；s11:如图17所示，淀积一层薄薄的二氧化硅，形成到倒比管的栅氧化层；s12:如图18所示，刻蚀多余的二氧化硅；s13:如图19所示，淀积金属；s14:如图20所示，刻蚀多余金属，形成倒比管的各个端口引出；
1.一种新型3d纳米墙(nwafet)器件的倒比管结构,此处以nmos倒比管为例，如图1至5所示。该倒比管结构是在3d纳米墙(nwafet)基本结构基础之上，将源区的部分掏空，其余剩下的有源区作为一种新型3d纳米墙(nwafet)器件的倒比管的源和漏。其中区域(101)是该倒比管器件的栅电极，为金属材料铝等；区域(102)是该倒比管器件的漏电极，为金属材料铝等；区域(103)是该倒比管器件的源电极，为金属材料铝等；区域(104)是该倒比管器件的衬底电极，为金属材料铝等；区域(105)是栅氧化层，为材料二氧化硅或其他高k介质材料；区域(106)是隔离层，用来隔离源和漏，为二氧化硅或其他高k介质材料；区域(107)是漏极的有源区，为n+型半导体；区域(108)是原3d纳米墙(nwafet)器件的沟道层，为p型掺杂的有源区，用p1表示；
2.一种新型3d纳米墙(nwafet)器件的倒比管结构,如图1至5所示，该倒比管器件的栅氧化层做在侧墙，便于和3d纳米墙(nwafet)器件一起集成。
3.一种新型3d纳米墙(nwafet)器件的倒比管结构,该倒比管器件的沟道长度不再受限制于外延生长的厚度，可以通过控制刻蚀长度来控制，解决了原3d纳米墙(nwafet)无法做长沟道器件的问题，而其沟道宽度可以通过外延生长的厚度来控制。
4.一种新型3d纳米墙(nwafet)器件的倒比管结构的工艺步骤,如图6至20所示,通过s0至s14的工艺步骤可以实现一种新型3d纳米墙(nwafet)器件的倒比管结构，并且该工艺步骤可以和3d纳米墙(nwafet)的工艺兼容。工艺步骤为s0:如图6所示，准备n+单晶片；s1：如图7所示，外延生长一层n-型外延层，作为轻掺杂漏的n-区；s2：如图8所示，外延生长一层p型外延层，作为该倒比管的沟道隔离层，此处的p型外延层记为p1型外延层；s3：如图9所示，淀积一层二氧化硅；s4：如图10所示，刻蚀部分二氧化硅，为后续外延生长做准备；s5：如图11所示，选择性生长n+型外延层，形成倒比管的漏、源有源区，二氧化硅的区域无法进行生长，而p1型外延层上可以生长；s6:如图12所示，刻蚀多余的二氧化硅；s7：如图13所示，外延生长一层p型外延层，作为该倒比管的沟道层，此处的p型外延层记为p2型外延层；s8：如图14所示，淀积一层二氧化硅；s9：如图15所示，进行一次化学机械抛光，磨去多余的部分；s10:如图16所示，刻蚀栅槽；s11:如图17所示，淀积一层薄薄的二氧化硅，形成到倒比管的栅氧化层；s12:如图18所示，刻蚀多余的二氧化硅；s13:如图19所示，淀积金属；s14:如图20所示，刻蚀多余金属，形成倒比管的各个端口引出。
