本发明涉及半导体，特别涉及一种沟槽栅igbt结构及半导体器件。
背景技术：
1、igbt器件是功率半导体器件中具有代表性的一类三端器件，包括栅极、发射极和集电极，其是在同一半导体区建立起双极电流导通机制和mosfet栅电流控制机制。当igbt器件开通时，发射极发射电子，集电极发射空穴，其中电子及空穴参与电导调；当igbt器件关断时，电子可从沟道迅速抽走，空穴则只能靠复合消失，其速度相对较慢（拖尾现象）。
2、为了追求最优的igbt器件特性，降低igbt器件的功率损耗，拓宽其安全工作区，igbt器件的技术发展路线例如为：其栅极结构逐渐由平面栅结构发展为沟槽栅结构；其纵向结构逐渐由穿通型发展为非穿通型，进而发展为场截止型。
3、但是这些技术对于器件的改进都是有限的或者只是某种顾此失彼的折中方法，难以同时兼顾。以其中的vcesat（导通压降）和开关损耗为例，两者之间存在明显类似跷跷板的关系，vcesat和开关损耗的折中关系很难得到平衡。
技术实现思路
1、本发明的目的在于提供一种沟槽栅igbt结构及半导体器件，用于同时优化沟槽栅igbt结构的导通压降及关断损耗。
2、为解决上述技术问题，本发明提供的沟槽栅igbt结构，包括衬底及设于所述衬底中且由下至上依次设置的p+集电极区、n-漂移区、p型基区及n+发射区；
3、第一沟槽栅极，自所述衬底表面延伸至所述n-漂移区中；
4、第一p型掺杂区，与所述p型基区及各自设于所述第一沟槽栅极一侧的n-漂移区中，所述第一p型掺杂区中设有插塞用于接地；
5、第二沟槽栅极，设于所述第一p型掺杂区中，与所述第一沟槽栅极电连接，且所述第二沟槽栅极的长度小于所述第一沟槽栅极的长度；
6、n型浮空埋层，设于所述第二沟槽栅极下方的第一p型掺杂区中，所述n型浮空埋层的一端与所述第一沟槽栅极间隔设置。
7、可选的，所述第一沟槽栅极及所述第二沟槽栅极均由所述衬底表面向下延伸，所述第二沟槽栅极的长度为所述第一沟槽栅极的长度的1/3~2/3。
8、可选的，所述第一p型掺杂区由所述衬底表面向下延伸，所述第一p型掺杂区的深度为所述第一沟槽栅极的长度的0.5~1.1，且所述第一p型掺杂区的深度大于所述n型浮空埋层的深度。
9、可选的，所述第一p型掺杂区、所述第二沟槽栅极及所述n型浮空埋层构成p沟道耗尽型晶体管结构，所述n型浮空埋层与所述第一沟槽栅极之间的第一p型掺杂区作为所述p沟道耗尽型晶体管结构的沟道区。
10、可选的，所述插塞设于所述第二沟槽栅极远离所述沟道区一侧的第一p型掺杂区中，且所述插塞的深度小于所述第二沟槽栅极的深度。
11、可选的，所述n型浮空埋层远离所述沟道区的另一端延伸至隔断所述插塞与所述n型浮空埋层下的第一p型掺杂区。
12、可选的，在所述第一沟槽栅极及所述第二沟槽栅极的下方的n-漂移区中还各自设有一个第二p型掺杂区，所述第二p型掺杂区的掺杂浓度大于所述第一p型掺杂区的掺杂浓度，两个所述第二p型掺杂区位具有相同的掺杂浓度及结深，且其中一个所述第二p型掺杂区靠近所述第一沟槽栅极的底部。
13、可选的，所述p+集电极区及所述n-漂移区之间还设有n型缓冲层或n型场截止层。
14、基于本发明的另一方面，还提供一种半导体器件，包括若干元胞，所述元胞包括两个第一沟槽栅极，两个所述第一沟槽栅极外侧的衬底中由下至上依次设有n-漂移区、p型基区及n+发射区，两个所述第一沟槽栅极内侧的衬底中由下至上设有第一p型掺杂区、n型浮空埋层及一个第二沟槽栅极，所述第一沟槽栅极及所述第二沟槽栅极电性连接，所述n型浮空埋层的第一端与其中一个第一沟槽栅极间隔设置，所述n型浮空埋层的第二端与另一个第一沟槽栅极的侧壁相接，所述n型浮空埋层的第二端上方的第一p型掺杂区中设有插塞用于接地。
15、基于本发明的另一方面，还提供一种半导体器件，包括若干元胞，所述元胞包括两个第一沟槽栅极，两个所述第一沟槽栅极外侧的衬底中由下至上依次设有n-漂移区、p型基区及n+发射区，两个所述第一沟槽栅极内侧的衬底中由下至上设有第一p型掺杂区、n型浮空埋层及两个第二沟槽栅极，所述第一沟槽栅极及所述第二沟槽栅极电性连接，所述n型浮空埋层的两端各自与两个第一沟槽栅极的侧壁间隔设置，两个所述第二沟槽栅极之间的第一p型掺杂区中设有插塞用于接地。
16、综上所述，本发明的沟槽栅igbt结构包括衬底及设于衬底中p+集电极区、n-漂移区、p型基区、n+发射区、第一沟槽栅极、第一p型掺杂区、第二沟槽栅极、n型浮空埋层及插塞。第一沟槽栅极，自所述衬底表面延伸至所述n-漂移区中；第一p型掺杂区，与所述p型基区及各自设于所述第一沟槽栅极一侧的n-漂移区中，所述第一p型掺杂区中设有插塞用于接地；第二沟槽栅极，设于所述第一p型掺杂区中，与所述第一沟槽栅极电连接，且所述第二沟槽栅极的长度小于所述第一沟槽栅极的长度；n型浮空埋层，设于所述第二沟槽栅极下方的第一p型掺杂区中，所述n型浮空埋层的一端与所述第一沟槽栅极间隔设置，且所述n型浮空埋层的掺杂浓度大于所述第一p型掺杂区的掺杂浓度。在本发明中，第一p型掺杂区、第二沟槽栅极及n型浮空埋层构成p沟道耗尽型晶体管结构，其中，第二沟槽栅极作为p沟道耗尽型晶体管结构的控制端，其与第一沟槽栅极电连接而始终同电位，n型浮空埋层与第一沟槽栅极之间的第一p型掺杂区作为沟道，在n型浮空埋层上下两侧的第一p型掺杂区作为p沟道耗尽型晶体管结构的两端，插塞连接n型浮空埋层上方的第一p型掺杂区一端（即p沟道耗尽型晶体管结构上方一端）并接地。当igbt结构处于正向导通阶段时，第二沟槽栅极处于反型状态，使p沟道耗尽型晶体管结构的沟道被夹断，第一p型掺杂区中空穴向远离n型浮空埋层的区域流动并积累，也即是，由第二沟槽栅极所排出的空穴向p型基区的底部积累，以此使得电导调制效应增加，vcesat（导通压降）降低，用于降低导通时的功率损耗。而且，相较于两个并联的长沟槽栅极（类似于两个并联的第一沟槽栅极），第二沟槽栅极在关断时类似于一个并联于第一沟槽栅极和p+集电极区之间的小电容（第二沟槽栅极的深度相对较小），可降低输入电容，并以此降低开启时的功率损耗及开启时间。当igbt结构处于关断阶段，第二沟槽栅极使p沟道耗尽型晶体管结构处于常开状态，积累于p型基区及其周围的空穴可从第一p型掺杂区的底部由p沟道耗尽型晶体管结构迅速被向上转移并利用插塞迅速抽取，减小关端电流（拖尾电流），降低关断时的功率损耗及关断时间。
1.一种沟槽栅igbt结构，其特征在于，包括衬底及设于所述衬底中且由下至上依次设置的p+集电极区、n-漂移区、p型基区及n+发射区；
2.根据权利要求1所述的沟槽栅igbt结构，其特征在于，所述第一沟槽栅极及所述第二沟槽栅极均由所述衬底表面向下延伸，所述第二沟槽栅极的长度为所述第一沟槽栅极的长度的1/3~2/3。
3.根据权利要求2所述的沟槽栅igbt结构，其特征在于，所述第一p型掺杂区由所述衬底表面向下延伸，所述第一p型掺杂区的深度为所述第一沟槽栅极的长度的0.5~1.1，且所述第一p型掺杂区的深度大于所述n型浮空埋层的深度。
4.根据权利要求1所述的沟槽栅igbt结构，其特征在于，所述第一p型掺杂区、所述第二沟槽栅极及所述n型浮空埋层构成p沟道耗尽型晶体管结构，所述n型浮空埋层与所述第一沟槽栅极之间的第一p型掺杂区作为所述p沟道耗尽型晶体管结构的沟道区。
5.根据权利要求4所述的沟槽栅igbt结构，其特征在于，所述插塞设于所述第二沟槽栅极远离所述沟道区一侧的第一p型掺杂区中，且所述插塞的深度小于所述第二沟槽栅极的深度。
6.根据权利要求4所述的沟槽栅igbt结构，其特征在于，所述n型浮空埋层远离所述沟道区的另一端延伸至隔断所述插塞与所述n型浮空埋层下的第一p型掺杂区。
7.根据权利要求1所述的沟槽栅igbt结构，其特征在于，在所述第一沟槽栅极及所述第二沟槽栅极的下方的n-漂移区中还各自设有一个第二p型掺杂区，所述第二p型掺杂区的掺杂浓度大于所述第一p型掺杂区的掺杂浓度，两个所述第二p型掺杂区位具有相同的掺杂浓度及结深，且其中一个所述第二p型掺杂区靠近所述第一沟槽栅极的底部。
8.根据权利要求1所述的沟槽栅igbt结构，其特征在于，所述p+集电极区及所述n-漂移区之间还设有n型缓冲层或n型场截止层。
9.一种半导体器件，其特征在于，包括若干元胞，所述元胞包括两个第一沟槽栅极，两个所述第一沟槽栅极外侧的衬底中由下至上依次设有n-漂移区、p型基区及n+发射区，两个所述第一沟槽栅极内侧的衬底中由下至上设有第一p型掺杂区、n型浮空埋层及一个第二沟槽栅极，所述第一沟槽栅极及所述第二沟槽栅极电性连接，所述n型浮空埋层的第一端与其中一个第一沟槽栅极间隔设置，所述n型浮空埋层的第二端与另一个第一沟槽栅极的侧壁相接，所述n型浮空埋层的第二端上方的第一p型掺杂区中设有插塞用于接地。
10.一种半导体器件，其特征在于，包括若干元胞，所述元胞包括两个第一沟槽栅极，两个所述第一沟槽栅极外侧的衬底中由下至上依次设有n-漂移区、p型基区及n+发射区，两个所述第一沟槽栅极内侧的衬底中由下至上设有第一p型掺杂区、n型浮空埋层及两个第二沟槽栅极，所述第一沟槽栅极及所述第二沟槽栅极电性连接，所述n型浮空埋层的两端各自与两个第一沟槽栅极的侧壁间隔设置，两个所述第二沟槽栅极之间的第一p型掺杂区中设有插塞用于接地。
