本技术涉及半导体，具体涉及一种半导体器件及其制备方法。
背景技术：
1、超级结金属-氧化物半导体场效应晶体管（super junction metal-oxide-semiconductor field-effect transistor, sj mosfet）可以通过设置p型柱和n型柱来调制器件内部的电场，以此突破了传统功率器件的比导通电阻和耐压之间“硅极限”的关系，并且超级结金属-氧化物半导体场效应晶体管的寄生电容小，因此比导通电阻低，使得超级结金属-氧化物半导体场效应晶体管在功率半导体中被广泛使用。
2、然而，由于超级结金属-氧化物半导体场效应晶体管中jfet区的沟道为平面沟道，所以jfet区的电阻值过大，导致半导体器件的功率下降，降低半导体器件的电性。
技术实现思路
1、本技术的目的是提供一种半导体器件及其制备方法，解决了中jfet区的电阻值过大，导致半导体器件的功率下降的问题，提高半导体器件的电性。为实现本技术的目的，本技术提供了如下的技术方案：
2、第一方面，本技术提供了一种半导体器件，包括：
3、衬底；
4、第一阶梯半导体层，位于所述衬底上，包括沿平行于所述衬底的第一方向分布的第一型高半导体柱、第二型阶梯半导体柱以及第一型低半导体柱，其中，所述第一型高半导体柱的顶面高于所述第一型低半导体柱的顶面，所述第二型阶梯半导体柱包括两组由相互连接的水平平面和竖直平面构成的第一台阶和第二台阶；
5、第二阶梯半导体层，包括第一型半导体层和第一型阶梯半导体层，所述第一型半导体层覆盖所述第一型高半导体柱的顶面、部分所述第二型阶梯半导体柱的顶面，所述第一型阶梯半导体层覆盖所述第二台阶的水平平面、所述第一型低半导体柱的顶面，且所述第一型阶梯半导体层包括由相互连接的水平平面和竖直平面构成的第三台阶和第四台阶；
6、栅极结构，位于所述第一台阶的部分顶面和所述第三台阶的顶面，包括栅介电层以及被所述栅介电层包覆的栅导电层。
7、本技术的半导体器件，包括衬底、第一阶梯半导体层、第二阶梯半导体层和栅极结构，第一阶梯半导体层包括沿平行于衬底的第一方向分布的第一型高半导体柱、第二型阶梯半导体柱以及第一型低半导体柱，第二阶梯半导体层包括第一型半导体层和第一型阶梯半导体层，栅极结构，位于第一台阶的部分顶面和第三台阶的顶面，包括栅介电层以及被栅介电层包覆的栅导电层。通过设置第一型高半导体柱、第二型阶梯半导体柱以及第一型低半导体柱，当器件关断时，第一型高半导体柱和第二型阶梯半导体柱，以及第二型阶梯半导体柱和第一型低半导体柱可以形成两个反向偏置的pn结，以使耗尽层的宽度增大，进而增强了半导体器件的击穿电压，同时将第一阶梯半导体层以及第二阶梯半导体层中的第一型阶梯半导体层设置成阶梯结构，将栅极结构设置于第一台阶的部分顶面和第三台阶的顶面，可以将传统器件中的平面沟道转换为垂直沟道，从而减小了jfet区的电阻，增大了半导体器件的电性，并且减小了栅极结构的尺寸，提高了半导体器件的空间利用率。
8、在其中一个实施例中，所述第三台阶的顶面与所述第一台阶的顶面平齐。
9、在其中一个实施例中，还包括：
10、第一掺杂区，位于所述第二阶梯半导体层的顶面，且所述第一掺杂区的顶面平齐于所述栅极结构的顶面，包括沿第一方向分布的第一型掺杂区和第二型掺杂区；
11、第二掺杂区，位于所述第四台阶的顶面，且所述第二掺杂区的顶面与所述第三台阶的顶面平齐，包括沿第一方向分布的第二型注入区和第一型注入区。
12、在其中一个实施例中，所述第二掺杂区的顶面和所述栅极结构的底面平齐。
13、在其中一个实施例中，所述第一型为p型，所述第二型为n型；或
14、所述第一型为n型，所述第二型为p型。
15、第二方面，本技术还提供一种电子设备，包括：
16、上述实施例中任一项所述的半导体器件。
17、本技术的电子设备，包括：上述实施例中任一项的半导体器件。通过设置第一型高半导体柱、第二型阶梯半导体柱以及第一型低半导体柱，当器件关断时，第一型高半导体柱和第二型阶梯半导体柱，以及第二型阶梯半导体柱和第一型低半导体柱可以形成两个反向偏置的pn结，以使耗尽层的宽度增大，进而增强了半导体器件的击穿电压，同时将第一阶梯半导体层以及第二阶梯半导体层中的第一型阶梯半导体层设置成阶梯结构，将栅极结构设置于第一台阶的部分顶面和第三台阶的顶面，可以将传统器件中的平面沟道转换为垂直沟道，从而减小了jfet区的电阻，增大了半导体器件的电性，并且减小了栅极结构的尺寸，提高了半导体器件的空间利用率。
18、第三方面，本技术还提供一种半导体器件的制备方法，包括：
19、提供衬底；
20、于所述衬底上形成第一阶梯半导体层，所述第一阶梯半导体层包括沿平行于所述衬底的第一方向分布的第一型高半导体柱、第二型阶梯半导体柱以及第一型低半导体柱，其中，所述第一型高半导体柱的顶面高于所述第一型低半导体柱的顶面，所述第二型阶梯半导体柱包括两组由相互连接的水平平面和竖直平面构成的第一台阶和第二台阶；
21、形成第二阶梯半导体层和栅极结构，所述第二阶梯半导体层包括第一型半导体层和第一型阶梯半导体层，所述第一型半导体层覆盖所述第一型高半导体柱的顶面、部分所述第二型阶梯半导体柱的顶面，所述第一型阶梯半导体层覆盖所述第二台阶的水平平面、所述第一型低半导体柱的顶面，且所述第一型阶梯半导体层包括由相互连接的水平平面和竖直平面构成的第三台阶和第四台阶，所述栅极结构位于第一台阶的部分顶面和所述第三台阶的顶面，所述栅极结构包括栅介电层以及栅介电层包覆的栅导电层。
22、本技术的半导体器件的制备方法，包括提供衬底，再于衬底上形成第一阶梯半导体层，第一阶梯半导体层包括沿平行于衬底的第一方向分布的第一型高半导体柱、第二型阶梯半导体柱以及第一型低半导体柱，其中，第一型高半导体柱的顶面高于第一型低半导体柱的顶面，第二型阶梯半导体柱包括两组由相互连接的水平平面和竖直平面构成的第一台阶和第二台阶，最后形成第二阶梯半导体层和栅极结构，第二阶梯半导体层包括第一型半导体层和第一型阶梯半导体层，第一型半导体层覆盖第一型高半导体柱的顶面、部分第二型阶梯半导体柱的顶面，第一型阶梯半导体层覆盖第二台阶的水平平面、第一型低半导体柱的顶面，且第一型阶梯半导体层包括由相互连接的水平平面和竖直平面构成的第三台阶和第四台阶，栅极结构位于第一台阶的部分顶面和第三台阶的顶面，栅极结构包括栅介电层以及栅介电层包覆的栅导电层。通过设置第一型高半导体柱、第二型阶梯半导体柱以及第一型低半导体柱，当器件关断时，第一型高半导体柱和第二型阶梯半导体柱，以及第二型阶梯半导体柱和第一型低半导体柱可以形成两个反向偏置的pn结，以使耗尽层的宽度增大，进而增强了半导体器件的击穿电压，同时将第一阶梯半导体层以及第二阶梯半导体层中的第一型阶梯半导体层设置成阶梯结构，将栅极结构设置于第一台阶的部分顶面和第三台阶的顶面，可以将传统器件中的平面沟道转换为垂直沟道，从而减小了jfet区的电阻，增大了半导体器件的电性，并且减小了栅极结构的尺寸，提高了半导体器件的空间利用率。
23、在其中一个实施例中，所述于所述衬底上形成第一阶梯半导体层，包括：
24、于所述衬底上形成轻掺杂外延层；
25、于所述轻掺杂外延层内形成所述第一型高半导体柱和初始第一型低半导体柱，所述第一型高半导体柱和初始第一型低半导体柱周向包围所述轻掺杂外延层；
26、于所述轻掺杂外延层、所述第一型高半导体柱和初始第一型低半导体柱的顶面形成覆盖轻掺杂外延层；
27、刻蚀所述覆盖轻掺杂外延层以形成凹槽，所述凹槽的底面和所述初始第一型低半导体柱的顶面平齐；
28、于所述轻掺杂外延层内形成具有所述第一台阶和所述第二台阶的所述第二型阶梯半导体柱、以及于所述初始第一型低半导体柱内形成第一型低半导体柱以形成所述第一阶梯半导体层。
29、在其中一个实施例中，所述形成第二阶梯半导体层，包括：
30、于所述具有所述凹槽的所述覆盖轻掺杂外延层内形成第一型半导体层和初始第一型阶梯半导体层；
31、于所述初始第一型阶梯半导体层内形成具有所述第三台阶和所述第四台阶的第一型阶梯半导体层以形成所述第二阶梯半导体层，其中，所述第三台阶的顶面与所述第一台阶的顶面平齐。
32、在其中一个实施例中，所述形成第二阶梯半导体层和栅极结构之后，还包括：
33、于所述第二阶梯半导体层的顶面形成第一掺杂区，所述第一掺杂区的顶面平齐于所述栅极结构的顶面，所述第一掺杂区包括沿第一方向分布的第一型掺杂区和第二型掺杂区；
34、于所述第四台阶的水平平面的顶面形成第二掺杂区，所述第二掺杂区的顶面与所述第三台阶的顶面、所述栅极结构的底面平齐，所述第二掺杂区包括沿第一方向分布的第二型注入区和第一型注入区。
1.一种半导体器件，其特征在于，包括：
2.根据权利要求1所述的半导体器件，其特征在于，所述第三台阶的顶面与所述第一台阶的顶面平齐。
3.根据权利要求1所述的半导体器件，其特征在于，还包括：
4.根据权利要求3所述的半导体器件，其特征在于，所述第二掺杂区的顶面和所述栅极结构的底面平齐。
5.根据权利要求1-4任一项所述的半导体器件，其特征在于，所述第一型为p型，所述第二型为n型；或
6.一种电子设备，其特征在于，包括：
7.一种半导体器件的制备方法，其特征在于，包括：
8.根据权利要求7所述的半导体器件的制备方法，其特征在于，所述于所述衬底上形成第一阶梯半导体层，包括：
9.根据权利要求8所述的半导体器件的制备方法，其特征在于，所述形成第二阶梯半导体层，包括：
10.根据权利要求7所述的半导体器件的制备方法，其特征在于，所述形成第二阶梯半导体层和栅极结构之后，还包括：
