本技术涉及时钟电路设计的，尤其涉及一种pll时钟异常处理方法及电路结构。
背景技术：
1、pll（phase locked loop，即锁相环）是芯片中常用到的模块，其作用是为高速电路提供高速时钟。
2、pll在工作过程中可能出现一些异常情况导致其功能失效，异常情况包括错误配置、参考时钟丢失、电压异常等等，并在pll异常时通常会输出失锁信号，芯片可以通过失锁信号感知到pll的异常并进行处理。在相关领域的现有技术中，通常用失锁信号作为clkmux的切换信号，以在pll失锁发生时将pll时钟切换为非pll时钟。
3、但上述方案需要pll异常时仍能输出时钟，因此，无法实现pll时钟丢失情况下的输出时钟切换。
技术实现思路
1、为解决上述技术问题，本技术的实施例提供了一种pll时钟异常处理方法及电路结构。
2、根据本技术实施例的一个方面，提供了一种pll时钟异常处理方法，包括：当pll时钟异常时，控制用于切换输出时钟的切换控制电路是否失效将所述输出时钟切换为free-running时钟，并判断是否切换成功；若为是，则通过所述切换控制电路将所述输出时钟切换为free-running时钟后，结束程序控制；若为否，则通过预设的时钟丢失判断电路判断pll时钟是否丢失，如果所述pll时钟丢失，则生成强制控制信号，并根据所述强制控制信号控制所述pll时钟强制关闭，以及根据所述强制控制信号控制所述free-running时钟强制开启，以将所述输出时钟切换为free-running时钟后，结束程序控制。
3、在本技术的一些实施例中，基于以上技术方案，所述控制用于切换输出时钟的切换控制电路将所述输出时钟切换为free-running时钟，并判断是否切换成功，包括：获取所述pll时钟的输出数值；若所述pll时钟的输出数值为0或者1，则判定为所述切换控制电路切换失败。
4、在本技术的一些实施例中，基于以上技术方案，所述通过所述切换控制电路将所述输出时钟切换为free-running时钟，包括：在pll时钟发生异常时生成失锁标志信号，并将所述失锁标志信号、所述pll时钟和所述free-running时钟分别输入所述切换控制电路；根据所述失锁标志信号控制所述切换控制电路分别生成free-running时钟门控使能信号和pll时钟门控使能信号，以根据所述free-running时钟门控使能信号和所述pll时钟门控使能信号将所述输出时钟切换为free-running时钟。
5、在本技术的一些实施例中，基于以上技术方案，所述根据所述失锁标志信号控制所述切换控制电路分别生成free-running时钟门控使能信号和pll时钟门控使能信号，包括：根据所述失锁标志信号控制所述切换控制电路获取预设的时钟选择信号，并将所述时钟选择信号编码为独热码；将所述独热码输入所述切换控制电路内预设的反馈逻辑电路和同步逻辑电路，以生成free-running时钟门控使能信号和pll时钟门控使能信号。
6、在本技术的一些实施例中，基于以上技术方案，所述将所述失锁标志信号、所述pll时钟和所述free-running时钟分别输入所述切换控制电路之前，还包括：控制所述pll时钟按照预设的第一时长进行延时处理，所述第一时长大于所述切换控制电路执行切换控制预设的控制时间。
7、在本技术的一些实施例中，基于以上技术方案，所述强制控制信号包括free-running时钟强制开信号和pll时钟强制关信号；根据所述强制控制信号控制所述pll时钟强制关闭，以及根据所述强制控制信号控制所述free-running时钟强制开启，包括：获取所述切换控制电路输出的free-running时钟门控使能信号和pll时钟门控使能信号；将所述free-running时钟门控使能信号和所述free-running时钟强制开信号输入预设的门控使能或门，并将所述门控使能或门的输出信号和所述free-running时钟的输出输入预设的free-running时钟门控，以输出第一控制信号；将所述pll时钟门控使能信号和所述pll时钟输入预设的pll时钟门控，并将所述pll时钟门控的输出信号和所述pll时钟强制关信号输入预设的与门门控，以输出第二控制信号；将所述第一控制信号与所述第二控制信号输入预设的时钟或门，以输出free-running时钟作为所述输出时钟。
8、在本技术的一些实施例中，基于以上技术方案，在判断所述pll时钟丢失后，还包括：根据所述pll时钟丢失的判定结果控制所述时钟丢失判断电路生成时钟丢失标志信号，并使所述时钟丢失判断电路从待判断状态变化为判断状态；控制所述时钟丢失判断电路将所述时钟丢失标志信号发送至预设的更新系统，并接收所述更新系统反馈的时钟丢失标志清除信号，以使所述时钟丢失判断电路根据所述时钟丢失标志清除信号恢复至待判断状态。
9、在本技术的一些实施例中，基于以上技术方案，所述根据所述强制控制信号控制所述pll时钟强制关闭，以及根据所述强制控制信号控制所述free-running时钟强制开启，还包括：根据所述强制控制信号控制所述pll时钟强制关闭后，控制所述pll时钟按照预设的第二时长进行延时处理，再根据所述强制控制信号控制所述free-running时钟强制开启。
10、根据本技术实施例的另一个方面，还提供了一种pll时钟异常处理电路，包括：切换控制电路，所述切换控制电路的输入端与预设的pll的输出端电连接，用于在pll时钟异常时，将输出时钟切换为free-running时钟；时钟丢失判断电路，所述时钟丢失判断电路的输入端分别与所述pll的输出端和所述切换控制电路的输出端电连接，用于在所述切换控制电路失效时所述输出时钟的强制控制信号，以根据所述强制控制信号控制所述pll时钟强制关闭，以及根据所述强制控制信号控制所述free-running时钟强制开启。
11、在本技术的一些实施例中，基于以上技术方案，还包括：pll时钟门控，所述pll时钟门控的输入端分别与所述pll的输出端和所述切换控制电路的输出端电连接；门控使能或门，所述门控使能或门的输入端分别与所述切换控制电路的输出端和所述时钟丢失判断电路的输出端电连接；free-running时钟门控，所述free-running时钟门控的输入端分别与所述门控使能或门的输出端和所述切换控制电路的输出端电连接；与门门控，所述与门门控的输入端分别与所述pll时钟门控的输出端和所述时钟丢失判断电路的输出端电连接；时钟或门，所述时钟或门的输入端分别与所述与门门控的输出端和所述free-running时钟门控的输出端电连接。
12、本技术实施例的技术方案中，通过上述
技术实现要素：
至少可以带来如下有益效果：
13、当pll时钟异常时，判断用于切换输出时钟的切换控制电路是否失效，在切换控制电路没有失效的情况下，可直接通过切换控制电路将输出时钟从pll时钟到free-running时钟的切换，并在切换控制电路失效的情况下，进一步判断pll时钟是否丢失，并在pll时钟丢失的情况下，生成强制控制信号，以根据强制控制信号控制pll时钟强制关闭，以及根据强制控制信号控制free-running时钟强制开启，以实现输出时钟从pll时钟到free-running时钟的切换，从而使得本技术的pll时钟异常处理方法在处理pll时钟异常时，可以同时兼容切换控制电路没有失效的情况下，输出时钟从pll时钟到free-running时钟的切换，以及pll时钟丢失情况下，输出时钟从pll时钟到free-running时钟的切换。
1.一种pll时钟异常处理方法，其特征在于，包括：
2.根据权利要求1所述的pll时钟异常处理方法，其特征在于，所述控制用于切换输出时钟的切换控制电路将所述输出时钟切换为free-running时钟，并判断是否切换成功，包括：
3.根据权利要求1所述的pll时钟异常处理方法，其特征在于，所述通过所述切换控制电路将所述输出时钟切换为free-running时钟后，结束程序控制，包括：
4.根据权利要求3所述的pll时钟异常处理方法，其特征在于，所述根据所述失锁标志信号控制所述切换控制电路分别生成free-running时钟门控使能信号和pll时钟门控使能信号，包括：
5.根据权利要求3所述的pll时钟异常处理方法，其特征在于，所述将所述失锁标志信号、所述pll时钟和所述free-running时钟分别输入所述切换控制电路之前，还包括：
6.根据权利要求1所述的pll时钟异常处理方法，其特征在于， 所述强制控制信号包括free-running时钟强制开信号和pll时钟强制关信号；根据所述强制控制信号控制所述pll时钟强制关闭，以及根据所述强制控制信号控制所述free-running时钟强制开启，包括：
7.根据权利要求1所述的pll时钟异常处理方法，其特征在于，在判断所述pll时钟丢失后，还包括：
8.根据权利要求1至7任一项所述的pll时钟异常处理方法，其特征在于，所述根据所述强制控制信号控制所述pll时钟强制关闭，以及根据所述强制控制信号控制所述free-running时钟强制开启，还包括：
9.一种电路结构，其特征在于，包括：
10.根据权利要求9所述的电路结构，其特征在于，还包括：
