本技术主要涉及到半导体器件的，更确切的说，涉及到了保障存储器接口安全的方案及功率半导体器件。
背景技术：
1、在电子产品中，接口技术通常用于微处理器结构、指令系统、存储器接口、中断技术以及输入/输出接口、可编程接口芯片、人机交互和总线技术等。在硬件接口技术的不同应用方向中，存储器接口是要求数据承载量极大的一种典型应用。随着存储器接口面临高带宽和高传输速率，复杂的通信协议与硬件接口集成内嵌于一体，最明显的特征是接口的数量在剧增、接口的布局密集度在提高以及接口更容易受到周遭环境干扰。
2、对存储器接口，疑虑之一是伴随着数据输入输出的高进出量、硬件接口在当前主流的低供电电压下运行，接口部分耦合过来的电压及无意接触或触摸来的电压，皆会在硬件接口处干扰数据正常的输入输出，严重的乃至损坏接口。诸如nvme、pcie等使用大量数据线和时钟线及地址线等各类总线的场合，接口处轻微的外部非期望电压均会轻易地让输入输出的信息出错、甚至烧毁存储器接口，这是亟待解决的严峻问题之一。
技术实现思路
1、本技术涉及一种功率半导体器件，其特征在于，包括：
2、第一导电类型的衬底、在所述衬底背面植入的第一导电类型的第一阱区、在所述衬底正面植入的第二导电类型的第二阱区；
3、在所述第二阱区的位于所述衬底正面的第二导电类型的第一和第二掺杂区、以及从所述第一掺杂区延伸到所述第二阱区下侧衬底内部的一个第一导电类型的掩埋区；
4、在所述第一阱区的位于所述衬底背面的第一导电类型的第三掺杂区和第二导电类型的第四掺杂区、以及从所述第四掺杂区延伸至接触所述第一阱区上侧衬底的一个第二导电类型的漂移区；
5、所述掩埋区与所述第三掺杂区在垂直于衬底的方向上至少部分重叠，所述第一掺杂区与所述掩埋区之间的结点被反向击穿的条件下，由所述掩埋区与所述第三掺杂区之间的垂直电流路径来触发介于第二掺杂区、衬底、漂移区之间的一个双极晶体管导通。
6、上述的功率半导体器件，其中：在所述衬底正面设置有通过顶部介质层与所述衬底绝缘的顶部金属层，顶部金属层通过贯穿于顶部介质层的通孔而同时接触所述第一掺杂区和第二掺杂区；
7、在所述衬底背面设置有通过底部介质层与所述衬底绝缘的底部金属层，底部金属层通过贯穿于底部介质层的通孔而同时接触所述第三和第四掺杂区。
8、上述的功率半导体器件，其中：将存储器的用于传输数据的接口(i/o)连接到所述顶部金属层、以及将所述底部金属层连接到参考电位(如参考地gnd)，若所述接口上加载的实际电压超过预设阈值，则通过被触发导通的双极晶体管在实际电压与所述参考电位之间产生电流泄放路径。
9、上述的功率半导体器件，其中，还包括：
10、在所述第二阱区的位于所述衬底正面的第一导电类型的浮岛区，并且在垂直于衬底的方向上，所述浮岛区与所述第三和第四掺杂区、漂移区均偏移开而没有重叠；
11、当介于第二掺杂区、衬底、漂移区之间的双极晶体管被触发导通时，其导通条件下的电流触发介于浮岛区、第二阱区、衬底之间的另一双极晶体管被进一步导通。
12、上述的功率半导体器件，其中，还包括：
13、在所述第二阱区的位于所述衬底正面的第一导电类型的浮岛区、以及邻接所述浮岛区的一个第二导电类型的体区；
14、邻接所述掩埋区、第一掺杂区且掺杂浓度超过所述第一掺杂区的重掺杂区；
15、在所述第二阱区的位于所述衬底正面开设有从重掺杂区延伸到体区的沟槽，沟槽内壁生成有隔离层如氧化层以及沟槽内部填充有将重掺杂区耦接到体区的导电材料，重掺杂区及导电材料均被绝缘层覆盖住。
16、上述的功率半导体器件，其中：在垂直于衬底的方向上，所述浮岛区与所述第三掺杂区和第四掺杂区、漂移区均偏移开而没有重叠，以及所述体区与所述第三掺杂区和第四掺杂区、漂移区均偏移开而没有重叠。
17、上述的功率半导体器件，其中：所述第一掺杂区与所述掩埋区之间的结点达到反向击穿的条件却未击穿时，由所述浮岛区与体区之间的控向二极管引导所述重掺杂区与所述掩埋区之间的结点击穿，藉此来触发介于第二掺杂区、衬底、漂移区之间的一个双极晶体管导通(例如第一个双极晶体管)。
18、上述的功率半导体器件，其中：在所述衬底正面设置有通过顶部介质层与所述衬底绝缘的顶部金属层，顶部金属层通过贯穿于顶部介质层的通孔而同时接触所述第一掺杂区和第二掺杂区、浮岛区；
19、在所述衬底背面设置有通过底部介质层与所述衬底绝缘的底部金属层，底部金属层通过贯穿于底部介质层的通孔而同时接触所述第三掺杂区和第四掺杂区。
20、上述的功率半导体器件，其中：当介于第二掺杂区、衬底、漂移区之间的一个双极晶体管被触发导通时，其导通条件下的电流触发介于浮岛区、第二阱区、衬底之间的另一双极晶体管(例如第二个双极晶体管)被进一步导通。
21、上述的功率半导体器件，其中：第一导电类型为p型及第二导电类型为n型或者是第一导电类型为n型及第二导电类型为p型。
22、本技术还涉及一种保障存储器接口安全的方法，其特征在于，利用功率半导体器件来保护存储器的接口(i/o)在数据通信时的安全性：
23、所述的功率半导体器件包括：
24、第一导电类型的衬底、在所述衬底背面植入的第一导电类型的第一阱区、在所述衬底正面植入的第二导电类型的第二阱区；
25、在所述第二阱区的位于所述衬底正面的第二导电类型的第一和第二掺杂区、以及从所述第一掺杂区延伸到所述第二阱区下侧衬底内部的一个第一导电类型的掩埋区；
26、在所述第一阱区的位于所述衬底背面的第一导电类型的第三掺杂区和第二导电类型的第四掺杂区、以及从所述第四掺杂区延伸至接触所述第一阱区上侧衬底的一个第二导电类型的漂移区；
27、所述掩埋区与所述第三掺杂区在垂直于衬底的方向上至少部分重叠，所述第一掺杂区与所述所述掩埋区之间的结点被反向击穿的条件下，由所述掩埋区与所述第三掺杂区之间的垂直电流路径来触发介于第二掺杂区、衬底、漂移区之间的一个双极晶体管导通；
28、所述的方法包括：将所述接口同时耦合到所述第一和第二掺杂区，将所述第三和第四掺杂区同时耦合到一个参考电位(如一个参考地电位gnd)，若所述接口上加载的实际电压超过预设阈值，则通过被触发导通的双极晶体管在实际电压与所述参考电位之间产生电流泄放路径。
29、上述的方法，其中：在所述衬底正面设置有通过顶部介质层与所述衬底绝缘的顶部金属层，所述的顶部金属层通过贯穿于顶部介质层的通孔而同时接触所述第一掺杂区和第二掺杂区；
30、在所述衬底背面设置有通过底部介质层与所述衬底绝缘的底部金属层，底部金属层通过贯穿于底部介质层的通孔而同时接触所述第三掺杂区和第四掺杂区。
31、上述的方法，其中：将存储器例如ssd等的用于传输数据的接口(i/o)连接到所述顶部金属层、以及将所述底部金属层连接到所述参考电位。例如：若所述接口上所加载的实际电压超过预设阈值，则通过被触发导通的双极晶体管在实际电压与所述参考电位之间产生电流泄放路径。
32、上述的方法，其中，还包括：
33、在所述第二阱区的位于所述衬底正面的第一导电类型的浮岛区，并且在垂直于衬底的方向上，所述浮岛区与所述第三和第四掺杂区、漂移区均偏移开而没有重叠；
34、当介于第二掺杂区、衬底、漂移区之间的双极晶体管被触发导通时，其导通条件下的电流触发介于浮岛区、第二阱区、衬底之间的另一双极晶体管被进一步导通。
35、上述的方法，其中，还包括：
36、在所述第二阱区的位于所述衬底正面的第一导电类型的浮岛区、以及邻接所述浮岛区的一个第二导电类型的体区；
37、邻接所述第一掺杂区、掩埋区且掺杂浓度超过所述第一掺杂区的重掺杂区；
38、在所述第二阱区的位于所述衬底正面所开设的从重掺杂区延伸到体区的沟槽，沟槽内壁生成有氧化层以及沟槽内部填充有将重掺杂区耦接到体区的导电材料，重掺杂区及导电材料均被绝缘层覆盖住。
39、上述的方法，其中：在垂直于衬底的方向上，所述浮岛区与所述第三掺杂区和第四掺杂区、漂移区均偏移开而没有重叠，以及所述体区与所述第三和第四掺杂区、漂移区均偏移开而没有重叠。
40、上述的方法，其中：所述第一掺杂区与所述掩埋区之间的结点达到反向击穿的条件却未击穿时，由所述浮岛区与体区之间的控向二极管引导所述重掺杂区与所述掩埋区之间的结点击穿，藉此触发介于第二掺杂区、衬底、漂移区之间的一个双极晶体管导通。
41、上述的方法，其中：在所述衬底正面设置有通过顶部介质层与所述衬底绝缘的顶部金属层，所述的顶部金属层通过贯穿于顶部介质层的通孔而同时接触所述第一掺杂区和第二掺杂区、浮岛区；在衬底背面设置有通过底部介质层与衬底绝缘的底部金属层，底部金属层通过贯穿于底部介质层的通孔而同时接触第三掺杂区和第四掺杂区。
42、上述的方法，其中：当介于第二掺杂区、衬底、漂移区之间的一个双极晶体管被触发导通时，其导通条件下的电流触发介于浮岛区、第二阱区、衬底之间的另一双极晶体管被进一步导通。
43、上述的方法，其中：第一导电类型为p型及第二导电类型为n型或者是第一导电类型为n型及第二导电类型为p型。
44、本技术还涉及到一种功率半导体器件，其特征在于，包括：
45、p导电类型的衬底、在所述衬底背面植入的p导电类型的第一阱区、在所述衬底正面植入的n导电类型的第二阱区；
46、在所述第二阱区的位于所述衬底正面的n导电类型的第一和第二掺杂区、以及从所述第一掺杂区延伸到所述第二阱区下侧衬底内部的一个p导电类型的掩埋区；
47、在所述第一阱区的位于所述衬底背面的p导电类型的第三掺杂区和n导电类型的第四掺杂区、以及从所述第四掺杂区延伸至接触所述第一阱区上侧衬底的一个n导电类型的漂移区；
48、所述掩埋区与所述第三掺杂区在垂直于衬底的方向上至少部分重叠，所述第一掺杂区与所述掩埋区之间的结点被反向击穿的条件下，由所述掩埋区与所述第三掺杂区之间的垂直电流路径来触发介于第二掺杂区、衬底、漂移区之间的一个双极晶体管导通。
49、本技术的优势之一：针对高数据输入输出的存储器，即便其硬件接口存在较大概率的耦合过来的干扰电压或无意接触或触摸过来的干扰电压，由于半导体功率器件面临此类干扰电压时可通过触发导通的双极晶体管来产生泄放路径，所以干扰电压对硬件接口的扰动会在较短的时间内消弭负面影响。例如在极少量数据通信的码元周期内平抑。在外部非期望干扰电压下亦可保障i/o的信息少出错、防止存储器接口损毁。
50、本技术的优势之二：半导体功率器件内部所提供的用于触发泄放事件的垂直电流路径能够保证施加于存储接口的外部干扰电压的释放之响应速度最快。而且，触发泄放事件的垂直电流路径的布局结构，其最大程度的避免了半导体功率器件内部的各类寄生器件对垂直电流路径的与电流分叉、电流启动迟滞相关的负面影响，所以，接口处的外部干扰电压之释放近乎达到瞬态响应，接口处的码元被干扰所产生的丢失率极低。
51、本技术的优势之三：将一个被控向的重掺杂区的反向击穿次结点的路径和一个双极晶体管组合，若重掺杂区的反向击穿次结点达到反向击穿的条件，等效于利用次结点提前激活被组合的双极晶体管，促进双极晶体管的正反馈的发生。整个半导体功率器件在主结点未反向击穿或滞后击穿的情况下，仍能迅速响应和敏感于干扰电压。
1.一种功率半导体器件，其特征在于，包括：
2.根据权利要求1所述的功率半导体器件，其特征在于：
3.根据权利要求2所述的功率半导体器件，其特征在于：
4.根据权利要求1所述的功率半导体器件，其特征在于：
5.根据权利要求1所述的功率半导体器件，其特征在于：
6.根据权利要求5所述的功率半导体器件，其特征在于：
7.根据权利要求5所述的功率半导体器件，其特征在于：
8.根据权利要求5所述的功率半导体器件，其特征在于：
9.根据权利要求5所述的功率半导体器件，其特征在于：
10.根据权利要求1所述的功率半导体器件，其特征在于：
