除其它外，本发明一般涉及半导体结构及其生长方法。更特别地，本发明涉及包括基于氮化物的有源层的高电子迁移率晶体管及其制造方法，其中所述高电子迁移率晶体管对于高功率和高频应用实现卓越的性能。
背景技术：
1、包括例如氮化镓(也称为gan)和/或基于第iii族氮化物的异质结构(诸如例如inalgan/gan异质结构)的半导体装置可以承载大电流并支持高电压。这使得它们越来越适用于功率半导体装置。通常，针对高功率/高频应用所制造的装置基于具有高电子迁移率和高临界电场的装置结构，并且被称为例如异质结场效应晶体管(也称为hfet)、高电子迁移率晶体管(也称为hemt)或调制掺杂场效应晶体管(也称为modfet)。例如，hemt用于模拟电路应用，例如rf/微波功率放大器或功率开关。这些装置通常可以承受高电压，例如高达1000伏，或在高频率下工作，例如从100khz至100ghz。
2、包括gan的hemt通常在常规衬底(诸如例如半绝缘碳化硅衬底(也称为sic)或高阻硅衬底)的顶部制造。对于高功率和高频应用，最大限度地提高装置的底层衬底的电阻率确实是必不可少的。gan hemt的生长通常始于衬底的顶部aln成核层的生长。这种aln成核层通常具有高的螺旋位错密度。为了在aln成核层的顶部生长gan hemt时获得更好的晶体品质(即在aln成核层的顶部生长gan hemt时获得更低的螺旋位错密度)，通常在aln成核层的顶部生长例如1μm厚的gan缓冲层。
3、这种gan hemt容易受到来自hemt的表面和生长在aln成核层的顶部的gan缓冲层或gan主体层的俘获效应的影响。gan缓冲层/主体层中的陷阱是有意引入gan缓冲层/主体层中的杂质(诸如例如碳或铁)引起的，以使gan缓冲层/主体层电阻更大。添加这些有意的杂质使gan hemt能够获得更高的击穿电压和更低的泄漏。换言之，gan缓冲层/主体层总是具有背景杂质以增加约束，从而为所得的gan hemt引入俘获效应。
4、此外，这种gan缓冲层在有源gan hemt和制造有有源gan hemt的衬底的底部的热沉之间产生热阻抗，从而导致性能下降并危及gan hemt的可靠性。类似地，在硅衬底的顶部生长gan hemt时，除了aln成核层外，还必须在gan缓冲层外生长应变管理缓冲层。这增加了层堆栈的总厚度，例如高达2μm。这些缓冲层对gan hemt构成了很大的热阻抗。
5、随着对高功率和高频解决方案的需求不断增加，电信行业面临着使这种基于第iii族氮化物的有源装置与现有技术兼容的挑战。例如，基于第iii族氮化物的有源装置应当使微电子装置能够继续微型化并不断提高其性能。
技术实现思路
1、因此，本发明实施方案的目的是提出一种不显示现有技术的固有缺点的高电子迁移率晶体管及其制造方法。更具体地，本发明实施方案的目的是提出一种在高功率和高频下具有改善的性能和可靠性的高电子迁移率晶体管及其制造方法。
2、本发明的各种实施方案所要求的保护范围由独立权利要求设定。
3、本说明书中描述的未落入独立权利要求范围内的实施方案和特征(如果有的话)被解释为有助于理解本发明的各种实施方案的示例。
4、需要一种展现出改善的电阻率以及减少的功率损耗和线性问题的高电子迁移率晶体管。此外，从制造的角度来说，需要一种与现有技术兼容的半导体结构。
5、需要一种高电子迁移率晶体管，其可以在任何衬底上生长并且展现出降低的热阻抗。还需要一种高电子迁移率晶体管，其某些特性和参数可以通过生长有高电子迁移率晶体管的衬底来控制或改变。最后，需要一种最大限度地减少或甚至消除俘获效应的高电子迁移率晶体管。
6、根据本发明的第一个示例方面，通过一种制造高电子迁移率晶体管的方法实现这一目标，所述方法包括以下步骤：
7、-提供包括目标衬底的目标晶圆；
8、-提供供体晶圆，其中所述提供供体晶圆包括：
9、○提供牺牲衬底；
10、○在牺牲衬底的顶部形成供体膜；其中供体膜包括第一供体iii-n层；
11、-将供体膜与目标晶圆结合；
12、-通过分割第一供体iii-n层来分离供体晶圆和目标晶圆，或在第一供体iii-n层和牺牲衬底之间的界面处分离供体晶圆和目标晶圆，从而在目标晶圆上形成至少部分包括结合至目标晶圆上的第一供体iii-n层的顶表面层，其中所述顶表面层的厚度等于或小于200nm；
13、-在顶表面层的顶部外延生长外延iii-n半导体层堆栈，其中所述外延iii-n半导体层堆栈包括：
14、○第一有源iii-n层；
15、○位于第一有源iii-n层的顶部的第二有源iii-n层；
16、在第一有源iii-n层和第二有源iii-n层之间的二维电子气；
17、-在栅极区中形成与第二有源iii-n层接触的栅极触点；以及
18、-形成与目标衬底接触的衬底电触点。
19、根据本发明的方法允许在任何衬底(甚至例如异质衬底)上生长高电子迁移率晶体管。根据本发明的方法允许由生长在顶表面层顶部的外延iii-n半导体层堆栈制造高电子迁移率晶体管，所述顶表面层结合至(即通过智能切割转移至)例如硅衬底(诸如例如高阻硅衬底)，或sic衬底(诸如例如半绝缘sic衬底)，或绝缘体上硅衬底，或锗衬底，或绝缘体上锗衬底，或蓝宝石衬底等。此外，根据本发明的方法允许将供体膜结合至目标晶圆，而不必在结合之前在衬底和高电子迁移率晶体管之间在目标晶圆上提供缓冲层。换言之，在将供体膜结合至目标衬底上之前，不得在目标衬底上生长缓冲层。因此，与例如在半绝缘sic衬底或高阻si衬底上生长的现有技术高电子迁移率晶体管相比，利用根据本发明的方法制造的高电子迁移率晶体管不易受到俘获效应的影响。
20、根据本发明的方法的另一个优点是所制造的高电子迁移率晶体管的改善的热阻抗。由于在外延iii-n半导体层堆栈和目标衬底之间没有缓冲层，由于经转移的第一供体iii-n层的厚度保持尽可能地薄，并且由于在目标晶圆上形成的总层堆栈的厚度有限，因此高电子迁移率晶体管可以实现低的热阻率。换言之，衬底底部的热沉与有源装置(诸如例如利用根据本发明的方法制造的高电子迁移率晶体管)之间的热阻抗较小。转移至目标衬底上的第一供体iii-n层的厚度保持尽可能地小，该层的最大厚度为200nm，优选厚度小于100nm，优选厚度小于50nm。
21、根据本发明的方法的另一个优点是在目标晶圆的顶部形成的薄层堆栈使衬底能够用作高电子迁移率晶体管的第四终端。这样，与目标衬底接触的衬底电触点确实可以用于相对于高电子迁移率晶体管的源触点而在目标衬底上施加底侧电压偏压。由于目标衬底的底侧与2deg之间的层的厚度较小，这种衬底电触点可以反过来用于控制或改变高电子迁移率晶体管的某些特性或参数，诸如例如高电子迁移率晶体管的阈值电压和/或截止态泄露。衬底电触点还可以用于调节例如目标衬底中存在的缓冲陷阱或主体陷阱的充电状态，从而最大限度地减少或消除高电子迁移率晶体管的俘获效应，并且从而减少高电子迁移率晶体管的记忆效应。在外延iii-n半导体层堆栈的结合和外延生长之后，衬底电触点可以形成于目标衬底的底侧并且基本上位于目标晶圆上制造的高电子迁移率晶体管的栅极区的下方。可替代地，在外延iii-n半导体层堆栈的结合和外延生长之后，衬底电触点可以形成于目标衬底的底侧并且基本上位于目标晶圆上制造的高电子迁移率晶体管的下方。
22、利用现有的现有技术解决方案，当例如在sic衬底上制造高电子迁移率晶体管时，由于rf应用中的sic衬底通常具有非常高的电阻，例如展现出高于1.105ohm.cm的电阻率，因此通过衬底对有源gan hemt装置的性能产生任何影响是非常具有挑战性的。在现有的现有技术解决方案中，例如在高阻衬底上制造高电子迁移率晶体管时，由于有源hemt装置和衬底之间的厚的缓冲堆栈，因此需要非常高的偏置电压(例如大于100v)才能对有源hemt装置产生任何影响。与这些现有技术解决方案相反，根据本发明的方法不需要通过衬底电触点施加非常高的电压，就能对在目标衬底的顶部制造的有源装置的特性产生影响，因为衬底和2deg之间的层堆栈的总厚度保持较低。
23、在本发明的上下文中，在牺牲衬底的顶部形成供体膜包括提供第一供体iii-n层，其中第一供体iii-n层是外延生长的。例如，在牺牲衬底的顶部形成供体膜包括在牺牲衬底的顶部外延生长第一供体iii-n层。在本发明的上下文中，第一供体iii-n层包含gan。例如，第一供体iii-n层包括通过mocvd或通过mbe在供体晶圆上外延生长的n极性的gan。将供体晶圆颠倒过来，并在目标晶圆的顶侧结合第一供体iii-n层。然后将供体晶圆和目标晶圆结合在一起。这样，结合在目标晶圆的顶侧的第一供体iii-n层是ga极性的。因此，在顶表面层的顶部生长的外延iii-n半导体层堆栈中的螺旋位错的密度被最小化。可替代地，第一供体iii-n层例如包括通过mocvd或通过mbe在临时晶圆上生长后提供给供体晶圆的作为ga极性的层的gan，并通过智能切割技术将其上侧结合至供体晶圆。通过智能切割供体膜的第一供体iii-n层，将供体晶圆和目标晶圆彼此分离。在本发明的上下文中，在第一供体iii-n层与牺牲衬底之间形成界面，其中第一供体iii-n层与牺牲衬底接触。通过在第一供体iii-n层的水平处进行智能切割，供体晶圆与目标晶圆的分离是通过使第一供体iii-n层在第一供体iii-n层和牺牲衬底之间的界面处断裂来实现的。换言之，在第一供体iii-n层和牺牲衬底之间的界面处切割第一供体iii-n层。这种分离在目标晶圆上形成顶表面层，该顶表面层包括最初生长在牺牲衬底上并结合至目标晶圆上的第一供体iii-n层，其中目标晶圆上的顶表面层的厚度基本上对应于生长在牺牲衬底上的第一供体iii-n层的厚度。根据本发明，在目标晶圆上，所述顶表面层的厚度等于或小于200nm。可替代地，通过在第一供体iii-n层的水平处进行智能切割，供体晶圆与目标晶圆的分离是通过使第一供体iii-n层分割来实现的，从而在牺牲衬底上留下与目标衬底分离的第一供体iii-n层的第一剩余部分(这部分在后面将被称为顶表面层)，并且还在目标衬底上留下第一供体iii-n层的第二剩余部分(这部分在后面将被称为供体表面层)，其中第一剩余部分的厚度和第二剩余部分的厚度之和基本上对应于结合之前在牺牲衬底上生长的第一供体iii-n层的总厚度。换言之，第一供体iii-n层在其厚度内分割。这种分离在目标晶圆上形成顶表面层，该顶表面层至少部分包括最初生长在牺牲衬底上并结合至目标晶圆上的第一供体iii-n层，其中目标晶圆上顶表面层的厚度等于或小于200nm。
24、在本发明的上下文中，供体晶圆例如是直径为125mm或150mm或200mm或300mm的晶圆。可替代地，在本发明的上下文中，供体晶圆例如包括多个几mm2或几cm2的第一供体iii-n层材料的裸片或瓦片。在本发明的上下文中，目标晶圆例如是直径为125mm或150mm或200mm或300mm的晶圆，其中目标晶圆的直径大于供体晶圆的直径。例如，这样可以将一个供体晶圆结合至一个目标晶圆上。可替代地，例如，可以将多个供体晶圆结合至一个目标晶圆上，从而提高制造产量。
25、在本发明的上下文中，牺牲衬底是下列衬底之一：硅衬底、绝缘体上硅衬底、碳化硅衬底、蓝宝石衬底、锗衬底、绝缘体上锗衬底或上述衬底的任何其它合适替代物。以下描述牺牲衬底的其它替代物。
26、在本发明的上下文中，目标衬底是下列衬底之一：硅衬底、绝缘体上硅衬底、碳化硅衬底、蓝宝石衬底、锗衬底、绝缘体上锗衬底或上述衬底的任何其它合适替代物。这样，根据本发明的制造高电子迁移率的方法能与针对互补金属氧化物半导体技术和工艺开发的现有制造技术兼容。换言之，高电子迁移率晶体管的制造与cmos兼容，因为目前的特征和目前的工艺步骤可以集成到其中而无需太多额外的努力。这降低了与制造这种晶体管相关的复杂性和成本。例如，目标衬底是硅衬底，诸如例如<111>si衬底，以及它们的组合，以及包括初始层的衬底，诸如层堆栈。例如，当必须在si衬底的顶部生长外延层时，可以使用<111>si衬底。可替代地，目标衬底例如是硅衬底，诸如例如<100>si衬底。例如，这可以实现gan/cmos集成。可替代地，高电子迁移率晶体管的目标衬底包括独立的gan衬底、独立的aln衬底。
27、在本发明的上下文中，当目标衬底是绝缘体上硅衬底时，目标衬底包括含有体硅的基层。绝缘体上硅衬底的基层的电阻率通常介于3kohm.cm至5kohm.cm之间，优选高于1kohm.cm。这样，外延iii-n半导体层堆栈下的目标衬底的电阻率能最大限度地满足高功率和高频应用的要求。
28、在本发明的上下文中，绝缘体上硅(也称为soi)技术对应于在层状硅-绝缘体-硅衬底上制造半导体装置。绝缘体的选择在很大程度上取决于半导体装置的预期应用。在本发明的上下文中可以使用几种类型的绝缘体上硅衬底。
29、由于与绝缘体上硅衬底的基层的体硅隔离，由第iii族氮化物异质结构制造的半导体装置内的寄生电容降低，从而提高了它们的功耗和性能。与集成在其它类型衬底上的半导体装置相比，在绝缘体上硅上制造的半导体装置还展现出更高的抗闩锁性和在同等vdd下更高的性能。与集成在其它类型衬底上的半导体装置相比，在soi上制造的半导体装置对温度的依赖性降低。由于隔离，在soi上制造的半导体装置展现出更低的泄漏电流，因此功率效率更高。
30、射频绝缘体上硅衬底(也称为rf-soi衬底)能在与标准cmos工艺兼容的硅膜上实现高rf性能、高线性度rf隔离和功率信号、低rf损耗、数字处理和电源管理集成。
31、例如，用于rf应用的增强信号完整性衬底包括含有高阻硅的基层、在基层的顶部形成的富阱层、在富阱层的顶部形成的掩埋绝缘体以及在掩埋绝缘体的顶部形成的顶层，其中顶层包括单晶。基层的电阻率通常超过3kohm.cm。顶层的厚度通常介于50nm至200nm之间。富阱层的添加提供了出色的rf性能。这种衬底特别适合具有严格线性规格的装置。应用程序通常以例如高级lte和5g规范为目标并且满足不同的性能需求。与高阻soi衬底相比，增强信号完整性衬底展现出更好的线性度、更低的rf损耗、更低的串扰、改善的无源品质因数、更小的裸片尺寸和更高的导热性。增强信号完整性衬底通常进一步展现出低于-80dbm的谐波品质因数。
32、rf-soi的另一个示例包括含有中阻硅的基层、在基层的顶部形成的富阱层、在富阱层的顶部形成的掩埋绝缘体以及包括薄单晶的顶层。这种衬底特别适用于例如对成本敏感的高集成装置，并且特别适用于例如wi-fi、物联网和其它消费者应用程序规范。
33、rf-soi的称为高阻soi的另一个示例以例如具有较低线性规格的装置为目标。这种衬底包括含有高阻硅的基层、在基层的顶部形成的掩埋绝缘体以及包括薄单晶的顶层。
34、功率绝缘体上硅衬底满足了汽车和工业市场对智能、节能和高可靠性功率ic装置中集成例如高压和模拟功能的要求。它们提供了优异的电气隔离并且非常适合集成在几伏到几百伏的不同电压下工作的装置，同时减少了裸片面积并提高了可靠性。这些衬底是诸如can/lin收发器、开关模式电源、无刷电机驱动器、led驱动器以及更多应用的理想选择。功率soi包括含有硅的基层、在顶部形成的包括氧化物的掩埋绝缘体以及包括硅的顶层。掩埋绝缘体的厚度通常介于0.4μm至1μm之间，顶层的厚度通常介于0.1μm至1.5μm之间。
35、光电绝缘体上硅衬底满足了将光学功能集成到例如用于低成本和高速光收发器的cmos芯片上的要求。这种衬底包括含有硅的基层、在基层的顶部形成并包括氧化物的掩埋绝缘体以及在掩埋绝缘体的顶部形成并包括单晶硅的顶层。掩埋绝缘体的厚度通常介于0.7μm至2μm之间，顶层的厚度通常介于0.1μm至0.5μm之间。绝缘体上的晶体硅层可以用于制造例如光波导和其它无源或有源光学装置，例如通过适当的植入。掩埋绝缘体使得例如红外光在全内反射的基础上能够在硅层中传播。波导的顶表面可以不被覆盖并暴露在空气中(例如用于传感应用)，或者用包层(例如由二氧化硅制成)覆盖。
36、从制造角度来说，soi衬底与大多数常规制造工艺兼容。通常，基于soi的工艺可以在不需要特殊设备或对现有工厂进行重大改造的情况下实施。soi面临的独特挑战在于新的计量要求以考虑掩埋绝缘体，以及对包括硅的顶层的应力差的担忧。
37、二维电子气(也称为2deg)是一种电子在两个维度中自由移动，但在第一维度中被严格限制的气体。这种严格的限制导致了该方向移动的量子化能级。电子似乎是嵌入3d世界的2d薄片。包括第一有源iii-n层和第二有源iii-n层的基于第iii族氮化物的异质结构(诸如例如algan/gan异质结构)，由于其具有高电子速度和高临界电场，因此非常适合于高功率和高频应用。在这种异质结构中，第一有源iii-n层和第二有源iii-n层之间(即，例如algan和gan之间)的自发极化和压电极化产生二维电子气(也称为2deg)。
38、在本发明的上下文中，第iii族氮化物是指元素周期表的第iii族元素(例如硼(也称为b)、铝(也称为al)、镓(也称为ga)、铟(也称为in)和氮(也称为n))之间形成的半导体化合物。二元第iii族氮化物化合物的示例是gan、aln、bn等。第iii族氮化物也指三元和四元化合物，诸如例如algan和inalgan。
39、在本发明的上下文中，第一有源iii-n层包括n、p、as中的一种或更多种，以及b、al、ga、in和tl中的一种或更多种。第一有源iii-n层例如包括gan。第二有源iii-n层包括n、p、as中的一种或更多种，以及b、al、ga、in和tl中的一种或更多种。第二有源iii-n层例如包括algan。术语algan涉及以任何化学计量比包括al、ga和n的组成(alxgayn)，其中x介于0至1之间，y介于0至1之间。可替代地，第二有源iii-n层例如包括aln。可替代地，第二有源iii-n层包括inalgan。诸如inalgan的组成以任何合适的量包括in。可替代地，第一有源iii-n层和第二有源iii-n层均包括inalgan，且第二有源iii-n层的带隙大于第一有源iii-n层的带隙，其中第二有源iii-n层的极化大于第一有源iii-n层的极化。可替代地，第一有源iii-n层和第二有源iii-n层均包括binalgan，且第二有源iii-n层的带隙大于第一有源iii-n层的带隙，其中第二有源iii-n层的极化大于第一有源iii-n层的极化。有源层的组成可以根据待获得的特性进行选择，组成可以相应地变化。
40、在本发明的上下文中，在高电子迁移率晶体管的栅极区中设置了栅极触点，诸如例如栅极电极。在栅极区中形成栅极触点包括多个工艺步骤。例如，该步骤包括沉积光刻胶和执行光刻步骤，例如通过完全去除第二有源iii-n层顶部的潜在钝化层(诸如例如氧化物或一个或更多个介电层)来限定栅极触点的底部。可替代地，该步骤包括沉积光刻胶和执行光刻步骤，例如通过部分去除第二有源iii-n层顶部的潜在钝化层(诸如例如氧化物或一个或更多个介电层)来限定栅极触点的底部。这样，钝化层的某些层会留在高电子迁移率晶体管的栅极下方并形成栅极电介质，以进一步降低俘获效应和泄漏电流。栅极触点的栅极电极例如是金属氧化物半导体栅极(也称为mos栅极)，并且可以通过沉积金属堆栈来制成，诸如例如包括ni、pt、w、wn或tin并由al、au或cu覆盖。金属图案是通过在光刻胶的顶部进行金属的剥离而连续限定的。可替代地，沉积栅极金属堆栈，例如包括ni、pt、w、wn或tin并由al、au或cu覆盖。然后进行光刻胶和光刻步骤，由此限定的光刻胶图案作为在不需要的区域对金属堆栈进行干式蚀刻的掩模。接下来去除光刻胶。
41、根据示例实施方案，提供目标晶圆进一步包括在目标衬底的顶部形成目标介电层，其中所述目标介电层的厚度等于或小于50nm。
42、在本发明的上下文中，通过直接结合至目标晶圆的目标衬底来结合供体晶圆的供体膜。换言之，通过直接结合，供体晶圆的供体膜与目标晶圆的目标衬底直接接触。
43、可替代地，在本发明的上下文中，在目标衬底的顶部设置目标介电层。目标介电层例如包括二氧化硅(也称为sio2)。例如，目标介电层是掩埋氧化物层(也称为box)。目标介电层的厚度例如等于或小于50nm，例如为20nm、10nm、5nm等。因此，目标介电层的厚度保持尽可能地小。目标介电层用于促进供体膜与目标衬底的结合。换言之，供体晶圆的供体膜与目标晶圆的目标介电层结合。
44、根据示例实施方案，形成供体膜进一步包括在第一供体iii-n层的顶部形成供体介电层，其中供体介电层的厚度等于或小于10nm。
45、供体介电层例如是氮化硅层，诸如例如是非晶氮化硅层。例如，供体介电层外延生长在第一供体iii-n层的顶部。供体介电层的厚度保持尽可能地薄，诸如例如5nm至10nm。供体介电层作为目标衬底和利用根据本发明的方法制造的高电子迁移率晶体管之间的电流阻挡层。
46、根据示例实施方案，将供体膜与目标晶圆结合对应于将供体介电层与目标介电层结合，从而形成包括目标介电层和供体介电层的介电层堆栈。
47、目标介电层的厚度和供体介电层的厚度保持尽可能地小，从而确保目标衬底与第一供体iii-n层之间的介电层堆栈的厚度最小。例如，介电层堆栈的厚度等于或小于60nm。这进一步改善了利用根据本发明的方法制造的高电子迁移率晶体管的热阻抗。
48、可替代地，当供体膜不包括位于第一供体iii-n层顶部的供体介电层时，将供体膜与目标晶圆结合对应于将第一供体iii-n层与目标介电层直接结合，从而形成包括目标介电层的介电层堆栈。
49、根据示例实施方案，形成供体膜进一步包括在第一供体iii-n层和供体介电层之间设置第二供体iii-n外延层。
50、第二供体iii-n外延层例如包括氮化铝。例如，第二供体iii-n外延层包括外延生长的n极性的aln。该第二供体iii-n外延层作为在将供体膜结合至目标晶圆之后制造的高电子迁移率晶体管的背部势垒，从而将电子限制在外延iii-n半导体层堆栈的第一有源iii-n层中。这样，就不需要在第一有源iii-n层中引入杂质，从而进一步降低了俘获效应。
51、根据示例实施方案，第二供体iii-n外延层的厚度等于或小于10nm。
52、这样，供体晶圆上的供体膜的厚度保持尽可能地小。这最大限度地减少了结合后目标晶圆上的顶表面层的厚度，从而改善了利用根据本发明的方法制造的高电子迁移率晶体管的热阻抗。
53、根据示例实施方案，提供第二供体iii-n外延层对应于在供体晶圆上和第一供体iii-n层与供体介电层之间形成外延生长为n极性的层的第二供体iii-n外延层。
54、这样，当将供体晶圆颠倒过来结合至目标晶圆时，结合至目标衬底上的第二供体iii-n外延层是ga极性的。因此，在顶表面层的顶部生长的外延iii-n半导体层堆栈中的螺旋位错的密度被最小化。
55、例如，提供第二供体iii-n外延层对应于在供体晶圆的顶部和第一供体iii-n层与供体介电层之间外延生长第二供体iii-n外延层作为n极性的层。可替代地，提供第二供体iii-n外延层对应于在临时晶圆的顶部外延生长第二供体iii-n外延层作为ga极性层，并且位于供体介电层和第一供体iii-n层的材料层之间，将临时晶圆结合至供体晶圆并在第一供体iii-n层的材料层的水平处分离临时晶圆和供体晶圆，从而在供体晶圆上形成第一供体iii-n层，其中第二供体iii-n外延层位于第一供体iii-n层的顶部并且供体介电层位于第二供体iii-n外延层的顶部。
56、根据示例实施方案，形成供体膜包括外延生长第一供体iii-n层，并且外延生长第一供体iii-n层对应于外延生长第一供体iii-n层的第一部分和第二部分以及在第一供体iii-n层的第一部分和第二部分之间外延生长第三供体iii-n外延层；其中，通过分割第一供体iii-n层的第一部分来分离供体晶圆和目标晶圆。
57、例如，形成供体膜包括外延生长第一供体iii-n层，并且外延生长第一供体iii-n层对应于在牺牲衬底的顶部外延生长第一供体iii-n层的第一部分和第二部分以及在牺牲衬底的顶部在第一供体iii-n层的第一部分和第二部分之间外延生长第三供体iii-n外延层。在该实施方案中，第一供体iii-n层例如外延生长为n极性的层。可替代地，提供第一供体iii-n层对应于在临时晶圆的顶部外延生长第一供体iii-n层作为ga极性层，其中第一供体iii-n层包括第一部分和位于第一部分的顶部的第二部分，将临时晶圆与供体晶圆结合，并在第一部分的水平处分离临时晶圆和供体晶圆，从而在供体晶圆上形成第一供体iii-n层，其中临时晶圆的第二部分成为供体晶圆上的第一供体iii-n层的第一部分，并且其中临时晶圆的第一部分成为供体晶圆上的第一供体iii-n层的第二部分。
58、这样，通过智能切割使供体晶圆上的第一供体iii-n层的第一部分分割来使供体晶圆和目标晶圆彼此分离，从而使第一供体iii-n层的第一部分的第一剩余部分留在与目标衬底分离的牺牲衬底上，并且也使第一供体iii-n层的第一部分的第二剩余部分留在目标衬底上，其中第一剩余部分的厚度和第二剩余部分的厚度之和基本上对应于结合之前在牺牲衬底上生长的第一供体iii-n层的第一部分的总厚度。换言之，第一供体iii-n层的第一部分在其厚度内分割。这种分离在目标晶圆上形成顶表面层，该顶表面层至少部分包括最初生长在牺牲衬底上并结合至目标晶圆上的第一供体iii-n层的第一部分，并包括第三供体iii-n外延层，并包括最初生长在牺牲衬底上的第一供体iii-n层的第二部分，其中目标晶圆上的顶表面层的厚度等于或小于200nm。
59、此外，第三供体iii-n外延层可以用作蚀刻终止，用于精确并可靠地控制第一供体iii-n层的第二部分的厚度。实际上，在将供体膜结合至目标晶圆之后，并在第一供体iii-n层的第一部分的水平处将供体晶圆与目标晶圆分离之后，例如通过化学机械抛光(也称为cmp)对第一供体iii-n层的第一部分进行减薄。将第一供体iii-n层的该第一部分减薄直至第三供体iii-n外延层。然后可以相对于下方的第一供体iii-n层的第二部分对第三供体iii-n外延层进行选择性蚀刻。例如，使用koh的湿式蚀刻可以用于选择性地蚀刻第三供体iii-n外延层的aln，而不蚀刻第一供体iii-n层的第二部分的gan。因此，第三供体iii-n外延层的这种化学蚀刻可以暴露第一供体iii-n层的第二部分。这样，可以以一种简单的方式非常精确和可靠地控制留在目标衬底上的第一供体iii-n层的第二部分的厚度。这允许通过在供体晶圆上生长第一供体iii-n层的第二部分的所需厚度来最小化目标衬底上的第一供体iii-n层的第二部分的厚度。
60、根据示例实施方案，第三供体iii-n外延层包括氮化铝。
61、第三供体iii-n外延层例如包括aln。例如，第三供体iii-n外延层包括在牺牲衬底的顶部外延生长的n极性的aln。这样，当将供体晶圆颠倒过来并将供体膜结合至目标晶圆时，第三供体iii-n外延层包括ga极性的aln。因此，在顶表面层的顶部生长的外延iii-n半导体层堆栈中的螺旋位错的密度被最小化。
62、根据示例实施方案，提供供体晶圆进一步包括提供在牺牲衬底和供体膜之间形成的iii-n缓冲层。
63、在牺牲衬底和供体膜之间形成的iii-n缓冲层例如包括ga极性的外延生长缓冲层。这样，第一供体iii-n层的外延生长的品质得到改善。iii-n缓冲层的厚度例如为几百纳米或几微米。例如，在牺牲衬底和供体膜之间形成的iii-n缓冲层例如包括ga极性的gan。这样，第一供体iii-n层的外延生长的品质(例如n极性的gan的外延生长的品质)得到改善。任选地，供体晶圆可以进一步包括位于第一供体iii-n层的顶部的供体介电层，其中供体介电层的厚度等于或小于10nm。任选地，供体膜进一步包括在第一供体iii-n层和供体介电层之间外延生长的第二供体iii-n外延层，其中第二供体iii-n外延层例如包括n极性的材料(诸如例如n极性的aln)，并且其中第二供体iii-n外延层的厚度等于或小于10nm。
64、iii-n缓冲层的性质可能与牺牲衬底不同，例如牺牲衬底和iii-n缓冲层的带隙相对较远，例如分别为1.1ev和6.2ev，亦即iii-n缓冲层具有高带隙，以便提供目前的特性，例如高的击穿电压，例如大于250v，优选大于500v，甚至更优选大于1000v，例如大于2000v，或甚至更大。iii-n缓冲层例如是具有高带隙的iii-n缓冲层。其中iii是指第iii族元素，例如b、al、ga、in、tl、sc、y以及镧系元素和锕系元素。iii-n缓冲层可以包括层的堆栈，在一个示例中，牺牲衬底上的第一层通常是例如成核层。
65、根据示例实施方案，该方法进一步包括以下步骤：
66、-在沿第一供体iii-n层将供体晶圆与目标晶圆分离之后，并在外延生长外延iii-n半导体层堆栈之前，将包括顶表面层的目标晶圆装入外延室；以及
67、-在外延室原位解吸顶表面层。
68、制备用于外延的包括顶表面层的目标晶圆，例如，对包括顶表面层的目标晶圆进行化学机械抛光，以制备用于外延的顶表面层。将包括顶表面层的目标晶圆装入用于生长外延iii-n半导体层堆栈的外延室中。通过原位解吸步骤清理顶表面层的表面，从而去除任何表面或植入损伤。这样，顶表面层的表面处于整洁状态，用于在外延室中原位外延生长位于顶表面层的顶部的外延iii-n半导体层堆栈。这提高了高电子迁移率晶体管的有源层的外延生长的品质，从而改善了高电子迁移率晶体管的电学特性和热特性。在本发明的上下文中，外延生长是通过mocvd或mbe或任何其它合适的外延室进行的。可以通过在mocvd或mbe外延室中外延生长来原位形成供体晶圆的外延层。可以通过在mocvd或mbe外延室中外延生长来原位形成第一有源iii-n层和第二有源iii-n层。
69、根据示例实施方案，形成供体膜包括在牺牲衬底的顶部外延生长第一供体iii-n层，并且外延生长第一供体iii-n层对应于外延生长第一供体iii-n层作为n极性的层。
70、例如，形成供体膜包括外延生长第一供体iii-n层，并且在牺牲衬底的顶部外延生长第一供体iii-n层对应于在牺牲衬底的顶部外延生长第一供体iii-n层作为n极性的层。
71、例如，第一供体iii-n层包括通过mocvd或通过mbe在供体晶圆上外延生长的n极性的gan。将供体晶圆颠倒过来，并在目标晶圆的顶侧结合第一供体iii-n层。然后将供体晶圆和目标晶圆结合在一起。这样，结合在目标晶圆的顶侧的第一供体iii-n层是ga极性的。因此，在顶表面层的顶部生长的外延iii-n半导体层堆栈中的螺旋位错的密度被最小化。
72、根据示例实施方案，形成供体膜包括提供第一供体iii-n层。在该示例实施方案中，临时第一供体iii-n层的材料例如外延生长在临时晶圆的临时牺牲衬底的顶部，并且临时第一供体iii-n层的材料作为ga极性的层外延生长在临时晶圆的临时牺牲衬底上。例如，临时第一供体iii-n层包括在临时牺牲衬底上外延生长的ga极性的gan。在该示例实施方案中，该方法进一步包括以下步骤：
73、-提供包括临时第一供体iii-n层的临时晶圆；
74、-将临时第一供体iii-n层结合至供体晶圆；
75、-通过分割临时第一供体iii-n层来分离临时晶圆和供体晶圆，从而在供体晶圆上形成第一供体iii-n层，所述第一供体iii-n层至少部分包括结合至供体晶圆的临时第一供体iii-n层。
76、因此，临时晶圆对应于进一步包括临时牺牲衬底和临时第一供体iii-n层的临时供体晶圆。如此，通过结合，临时第一供体iii-n层被结合至牺牲衬底。此外，还可以通过在临时第一供体iii-n层和临时牺牲衬底之间的界面处分离临时晶圆和供体晶圆来执行分离。
77、这样，通过智能切割按顺序进行两次层转移。第一次转移从临时晶圆上例如作为ga极性的层生长的临时第一供体iii-n层开始。这种作为ga极性的层生长的临时第一供体iii-n层被转移到供体晶圆，以在供体晶圆上形成作为n极性的层的第一供体iii-n层。然后进行从该供体晶圆到目标晶圆的第二次智能切割转移，从而再次颠倒原始临时第一供体iii-n层的材料，并且从而颠倒第一供体iii-n层的材料，使得第一供体iii-n层的材料的ga极性的表面形成为目标晶圆上的顶表面层。通过这些与双层转移相对应的额外方法步骤，就无需例如在供体晶圆的牺牲衬底的顶部外延生长作为n极性的层的第一供体iii-n层。牺牲衬底的顶部的第一供体iii-n层外延生长为ga极性的层时，其品质比生长为n极性的层时有所改善。
78、根据示例实施方案，提供临时晶圆对应于：
79、-提供临时牺牲衬底；以及
80、-在临时牺牲衬底的顶部外延生长临时第一供体iii-n层；
81、或者，其中提供临时晶圆对应于将临时第一供体iii-n层生长为ga极性的主体iii-n层，并且将临时第一供体iii-n层结合至供体晶圆对应于通过将临时晶圆的临时第一供体iii-n层结合至供体晶圆而将牺牲衬底铺贴上一个或更多个临时晶圆。
82、这样，通过在临时晶圆的临时牺牲衬底的顶部外延生长临时第一供体iii-n层来获得供体膜；或者通过在牺牲衬底的顶部铺贴独立的主体iii-n材料来获得供体膜。例如，供体膜是通过在牺牲衬底的顶部铺贴独立的主体gan材料而获得的。临时第一供体iii-n层的独立主体iii-n材料的厚度例如为几百微米，诸如例如500μm。在该示例实施方案中，用于铺贴的临时晶圆通常不是外延生长的，而是使用一些主体晶体生长方法制造的(尽管也可以设想包括在其上外延生长iii-n层的衬底的临时晶圆)。最简单的方法可能是在供体晶圆的牺牲衬底上铺贴主体衬底，沿图中可见的横向方向4将n面朝上，然后将它们智能切割到目标晶圆上。由于临时第一供体iii-n层的厚度例如为几百微米，因此从结合了临时第一供体iii-n层的供体晶圆到目标晶圆的智能切割过程可以重复多次，其间对临时第一供体iii-n层进行刷新cmp，从而降低加工成本。临时第一供体iii-n层可以例如形成在一组小衬底的顶部，例如形成为ga极性的，并转移到较大的供体晶圆上，从而例如形成n极性的层。这使得能够由一个或更多个直径小于供体晶圆直径的iii-n兼容衬底制作供体晶圆。
83、根据示例实施方案，第一有源iii-n层包括氮化镓，并且其中第一有源iii-n层的厚度等于或小于50nm。
84、优选地，第一有源iii-n层是外延生长的并包括纯氮化镓，优选地为单层氮化镓。
85、根据示例实施方案，第一有源iii-n层包括inalgan并且第二有源iii-v层包括inalgan，第二有源iii-n层的带隙大于第一有源iii-n层的带隙，第二有源iii-n层的极化大于第一有源iii-n层的极化。
86、这样，在相邻的第一有源iii-n层和第二iii-n层中使用不同的材料会导致极化，从而在第一有源iii-n层和第二有源iii-n层之间的连接处附近(特别是在带隙比第二有源iii-n层的带隙更窄的第一有源iii-n层中)形成导电的2deg区域。
87、根据示例实施方案，第二有源iii-n层包括氮化铟镓铝。
88、第二有源iii-n层的厚度例如介于10nm至100nm之间，优选在20nm至50nm之间。这样的厚度组合为有源层提供了良好的特性，例如在获得的2deg方面。
89、根据示例实施方案，当对栅极触点施加正偏置电压时，外延iii-n半导体层堆栈适于在源极区和漏极区之间承载电子通道。
90、这样，一旦对栅极触点施加大于高电子迁移率晶体管的阈值电压的偏置电压，电子就会在高电子迁移率晶体管的源极和漏极之间的栅极下的电子通道中流动。
91、根据示例实施方案，该方法进一步包括以下步骤：
92、-在源极区形成与第二有源iii-n层接触的源极触点；以及
93、-在漏极区形成与第二有源iii-n层接触的漏极触点。
94、优选地，源极触点和/或漏极触点是分别在源极区和/或漏极区中形成的欧姆触点。
95、源极触点和漏极触点是与2deg的欧姆触点并且可以通过沉积金属堆栈制成，诸如例如与外延iii-n半导体层堆栈的第二有源iii-n层接触的ti/al/ni/au、ti/al/mo/au、ti/al/ti/au、ti/al/ti/w、ti/al/w、ti/al/w/cr、ta/al/ta、v/al/ni/au等。第二有源iii-n层可以在金属沉积之前凹入。可以通过热退火进一步改善接触性能，热退火的温度通常介于800℃至900℃之间，诸如例如850℃，在氮气气氛或成型气体气氛中进行。可替代地，使用本领域技术人员已知的方法限定额外的金属互连层，以便为栅极、源极和漏极电流实现低电阻率的电流通路。
96、在源极区形成欧姆触点和在漏极区形成欧姆触点包括多个工艺步骤。例如，这通过沉积光刻胶开始，并通过光刻步骤限定各自欧姆触点的各自区域来完成。然后分别在源极区和/或漏极区部分或全部去除潜在钝化层。可替代地，在源极区和/或漏极区全部去除潜在钝化层。一旦限定了欧姆触点的区域，即限定了源极区和漏极区时，就可以例如通过热蒸发、通过溅射或通过电子束蒸发来沉积金属层或金属层的堆栈。金属图案是通过在光刻胶的顶部且不与第二有源iii-n层接触的情况下对金属进行剥离而连续限定的。可替代地，首先去除光刻胶，沉积包括例如ti和al的金属堆栈，然后进行第二光刻胶沉积和光蚀刻步骤，以允许在不需要的区域对金属堆栈进行干式蚀刻并去除光刻胶。然后可以使限定的欧姆触点经受一个或更多个合金化步骤，例如在还原或惰性气氛(诸如例如氢气或成型气体或氮气)中，例如在800℃至900℃之间的温度下，进行持续一分钟的快速热退火步骤。
97、根据示例实施方案，该方法进一步包括以下步骤：
98、-在一个或更多个区域中蚀刻掉外延iii-n半导体层堆栈；
99、-在一个或更多个区域中，形成一个或更多个延伸穿过顶表面层直到至少部分进入目标衬底的凹槽，其中一个或更多个凹槽不位于栅极区与源极区之间或栅极区与漏极区之间，从而限定一个或更多个电气隔离区；
100、-在一个或更多个凹槽中提供介电层；以及
101、-在介电层顶部的一个或更多个电气隔离区中形成触点，从而形成一个或更多个电气隔离。
102、延伸穿过顶表面层直到至少部分进入目标衬底的一个或更多个凹槽可以例如延伸穿过iii-n缓冲层和至少部分穿过目标衬底。例如，这允许soi目标衬底与上述电气隔离的深沟蚀刻之间的结合，以创建具有不同衬底偏压的电气隔离的岛。
103、根据示例实施方案，该方法进一步包括在第二有源iii-n层的顶部提供钝化堆栈的步骤。
104、在所述外延iii-n半导体层堆栈的顶部提供钝化堆栈对应于在外延iii-n半导体层堆栈的顶部外延生长钝化堆栈。
105、钝化堆栈例如是随着外延iii-n半导体层堆栈的形成而原位形成的。钝化堆栈例如在第二有源iii-n层的顶部形成。这样，在外延iii-n半导体层堆栈的顶部外延生长了完全结晶的钝化堆栈。可替代地，在外延iii-n半导体层堆栈的顶部外延生长了部分结晶的钝化堆栈。钝化堆栈也可以在外延工具的帮助下通过非原位沉积形成，如原子层沉积(也称为ald)、化学气相沉积(也称为cvd)或物理气相沉积(也称为pvd)。可替代地，钝化堆栈可以在mocvd或mbe室中通过原位沉积形成。可替代地，可以通过沉积相同材料的非晶膜并使用热退火使其再结晶来形成钝化堆栈。位于第二有源iii-n层的顶部的钝化堆栈例如包括氮化硅。可替代地，位于第二有源iii-n层的顶部的钝化堆栈例如包括氮化镓。可替代地，位于第二有源iii-n层的顶部的钝化堆栈包括氮化镓和氮化硅。
106、在外延iii-n半导体层堆栈和例如晶体管的栅极之间形成钝化堆栈。钝化堆栈可以只在栅极下形成并且可以另外用作栅极电介质。可替代地，钝化堆栈可以形成在外延iii-n半导体层堆栈的顶部并且可以完全覆盖外延iii-n半导体层堆栈。可替代地，钝化堆栈可以形成在外延iii-n半导体层堆栈的顶部并且部分覆盖外延iii-n半导体层堆栈的表面，例如，它可以形成在高迁移率电子晶体管的源极和漏极之间的无栅极区域，在该区域起钝化作用并防止下方2deg的耗尽。
107、根据示例实施方案，钝化堆栈进一步包括氧化物层和/或氮化硅。
108、这样，钝化堆栈包括氮化硅和/或作为钝化层的氧化物层。氧化物层与第二有源iii-n层之间具有电清洁界面，具有高介电常数以最大限度地提高在半导体结构形成的电触点与2deg之间的静电耦合，从而增加例如用半导体结构制造的高电子迁移率晶体管的跨导，并具有足够的厚度以避免介电击穿和通过量子隧道泄漏。
109、钝化堆栈包括例如在mocvd反应器中原位沉积的高密度sin。sin可以是化学计量的或非化学计量的。发明人已经通过实验证明，例如，用原位sin覆盖的hemt结构不受加工步骤的影响，即使是那些具有高温预算的步骤。可替代地，钝化堆栈包括例如alsin。al掺杂允许增加介电材料的带隙。可替代地，供电子介电层包括si、al、o和n中的一种或更多种。钝化堆栈例如具有1nm至500nm的厚度，优选为30nm至400nm，更优选为50nm至300nm，例如100nm至200nm。在进行任何其它处理之前，可以通过pecvd或lpcvd sin或siox在外部增厚原位sin，例如厚度超过500nm。薄的钝化堆栈允许形成具有低电阻的欧姆触点。此外，钝化堆栈包括例如si，它可以扩散到作为供体的algan中。在algan层中引入供体类型有利于欧姆触点的形成，从而降低了触点电阻。钝化堆栈在700℃至1300℃之间，700℃至1250℃之间，700℃至1100℃之间的温度下形成。应当理解，当提到sin时，指的是由si和n组成的化合物。sin可以包括si3n4，但也包括其它分子式，例如(但不限于)sixny，它们的化学计量比或非化学计量比不相同。在分子式sixny中，x和y可以限定为实数，其中0<x≤100并且0<y≤100。在生长外延iii-n半导体层堆栈时，在反应室中保持nh3流动并且打开sih4线，从而允许sin的生长和高温。在sin生长后，停止sih4流动并且将结构冷却至室温，同时保持nh3流动，以避免顶层解吸。
110、根据示例实施方案，在第二有源iii-n层的顶部外延生长钝化堆栈。
111、通过掺杂或添加诸如al或b的物种来保持原位生长的sin的结晶度是一个优点。当在第二有源iii-n层的顶部生长时，原位sin会变形以适应材料之间晶格失配造成的应变。众所周知，大的晶格失配会引发外延生长模式从二维的franck-van der merwe逐层生长模式转变为三维的volker-weber生长模式，进而更容易转变为非晶生长模式。因此，可以在sin中引入比si更小的原子(例如al或b)，以缩小β相sin的晶格常数，使其与第二有源iii-n层的晶格常数更加匹配。在sin晶格中包括al的另一个优点是由于al和f之间的相互作用产生高度不挥发性的alf，因此在基于氟的等离子体中具有更强的抗干蚀刻性。钝化堆栈是完全结晶的。可替代地，钝化堆栈是部分结晶的并且包括至少几个结晶单层。
112、根据示例实施方案，分别在源极区和漏极区蚀刻掉钝化堆栈。
113、这样，在供电子介电层中限定开口，以分别揭开在其中形成装置终端的源极区和漏极区。例如，可以进行光刻步骤并且可以分别在源极区和漏极区蚀刻掉供电子介电层。例如，钝化堆栈可以通过以氟化学反应在hf或缓冲hf中湿式蚀刻或者在rie或icp等离子工具中干式蚀刻来去除。
114、在氟化学反应中，钝化堆栈的干式蚀刻和湿式蚀刻都将在第二有源iii-n层上停止，该第二有源iii-n层作为具有极高选择性的蚀刻终止。例如，供电子介电层的蚀刻是在基于氟化学反应的干式蚀刻系统中完成的，诸如例如在电感耦合等离子体系统中，使用sf6或cf4作为蚀刻气体，rf或“压板”和icp或“线圈”蚀刻功率分别为10w至150w。这允许彻底去除剩余的钝化堆栈，而不会去除第二有源iii-n层或下面的任何层。可替代地，以湿式蚀刻，例如在碱性溶液或抗蚀剂显影液中，对第二有源iii-n层进行部分蚀刻，从而允许有源层的部分源极区和漏极区形成各自的欧姆触点。
115、根据本发明的第二方面，提供一种高电子迁移率晶体管，包括：
116、-目标衬底；
117、-位于目标衬底的顶部的顶表面层；其中所述顶表面层的厚度小于200nm；
118、-位于顶表面层的顶部的外延iii-n半导体层堆栈，其中所述外延iii-n半导体层堆栈包括：
119、○第一有源iii-n层；
120、○位于第一有源iii-n层的顶部的第二有源iii-n层；
121、在第一有源iii-n层和第二有源iii-n层之间的二维电子气；
122、-在栅极区中与第二有源iii-n层接触的栅极触点；以及
123、-与目标衬底接触的衬底电触点。
124、根据本发明的高电子迁移率晶体管可以在任何衬底上形成，甚至例如异质衬底。根据本发明的高电子迁移率晶体管由生长在顶表面层的顶部的外延iii-n半导体层堆栈形成，所述顶表面层结合至(即通过智能切割转移到)例如硅衬底(诸如例如高阻硅衬底)，或sic衬底(诸如例如半绝缘sic衬底)，或绝缘体上硅衬底，或锗衬底，或绝缘体上锗衬底，或蓝宝石衬底等。此外，将供体膜结合至目标晶圆，而不必在结合之前在衬底和高电子迁移率晶体管之间在目标晶圆上提供缓冲层。换言之，在将供体膜结合至目标衬底上之前，不得在目标衬底上生长缓冲层。因此，与例如在半绝缘sic衬底或高阻si衬底上生长的现有技术高电子迁移率晶体管相比，根据本发明的高电子迁移率晶体管不易受到俘获效应的影响。
125、根据本发明的高电子迁移率晶体管的另一个优点是其热阻抗得到了改善。由于在外延iii-n半导体层堆栈和目标衬底之间没有缓冲层，由于形成顶表面层的经转移的第一供体iii-n层的厚度保持尽可能地薄，并且由于在目标衬底上形成的总层堆栈的厚度有限，因此高电子迁移率晶体管可以实现低的热阻率。换言之，目标衬底的底部的热沉与有源装置(诸如例如根据本发明制造的高电子迁移率晶体管)之间的热阻抗较小。顶表面层的厚度保持尽可能地小，该层的厚度最大为200nm，优选厚度小于100nm，优选厚度小于50nm。
126、根据本发明的高电子迁移率晶体管的另一个优点是，在目标衬底的顶部形成的薄层堆栈使衬底能够用作高电子迁移率晶体管的第四终端。这样，与目标衬底接触的衬底电触点确实可以用于相对于高电子迁移率晶体管的源极触点对目标衬底施加底侧电压偏压。由于目标衬底的底侧与2deg之间的层的厚度较小，这种衬底电触点可以反过来用于控制或改变高电子迁移率晶体管的某些特性或参数，诸如例如高电子迁移率晶体管的阈值电压和/或截止态泄露。衬底电触点还可以用于调节例如目标衬底中存在的缓冲陷阱或主体陷阱的充电状态，从而最大限度地减少或消除高电子迁移率晶体管的俘获效应，并且从而减少高电子迁移率晶体管的记忆效应。在外延iii-n半导体层堆栈的结合和外延生长之后，衬底电触点可以形成于目标衬底的底侧并且基本上位于目标晶圆上制造的高电子迁移率晶体管的栅极区的下方。可替代地，在外延iii-n半导体层堆栈的结合和外延生长之后，衬底电触点可以形成于目标衬底的底侧并且基本上位于目标晶圆上制造的高电子迁移率晶体管的下方。
127、根据示例实施方案，hemt进一步包括在目标衬底和顶表面层之间形成的介电层堆栈；并且其中所述介电层堆栈的厚度等于或小于60nm。
128、根据示例实施方案，hemt进一步包括在介电层堆栈和顶表面层之间形成的第二供体iii-n外延层；并且其中所述第二供体iii-n外延层的厚度等于或小于10nm。
1.一种制造高电子迁移率晶体管(1)的方法，所述方法包括以下步骤：
2.根据权利要求1所述的方法，其中，提供所述目标晶圆(10)进一步包括在所述目标衬底(100)的顶部形成目标介电层(101)，其中所述目标介电层(101)的厚度等于或小于50nm。
3.根据前述权利要求中任一项所述的方法，其中，形成所述供体膜(21)进一步包括在所述第一供体iii-n层(201)的顶部形成供体介电层(202)，其中所述供体介电层(202)的厚度等于或小于10nm。
4.根据权利要求2和3所述的方法，其中，将所述供体膜(21)与所述目标晶圆(10)结合对应于将所述供体介电层(202)与所述目标介电层(101)结合，从而形成包括所述目标介电层(101)和所述供体介电层(202)的介电层堆栈(22)。
5.根据权利要求3或4所述的方法，其中，形成所述供体膜(21)进一步包括在所述第一供体iii-n层(201)和所述供体介电层(202)之间提供第二供体iii-n外延层(203)；并且其中所述第二供体iii-n外延层(203)的厚度等于或小于10nm。
6.根据权利要求5所述的方法，其中，提供所述第二供体iii-n外延层(203)对应于在所述第一供体iii-n层(201)和所述供体介电层(202)之间形成外延生长为n极性层的第二供体iii-n外延层(203)。
7.根据前述权利要求中任一项所述的方法，其中，形成所述供体膜(21)包括外延生长所述第一供体iii-n层(201)，并且其中外延生长所述第一供体iii-n层(201)对应于外延生长所述第一供体iii-n层(201)的第一部分(211)和第二部分(212)以及在所述第一供体iii-n层(201)的所述第一部分(211)和所述第二部分(212)之间外延生长第三供体iii-n外延层(205)；并且其中通过分割所述第一供体iii-n层(201)的所述第一部分(211)来分离所述供体晶圆(20)和所述目标晶圆(10)。
8.根据权利要求7所述的方法，其中，所述第三供体iii-n外延层(205)包括氮化铝。
9.根据前述权利要求中任一项所述的方法，其中，形成所述供体膜(21)包括外延生长所述第一供体iii-n层(201)，并且其中外延生长所述第一供体iii-n层(201)对应于外延生长所述第一供体iii-n层(201)作为n极性层。
10.根据权利要求1至8中任一项所述的方法，进一步包括以下步骤：
11.根据权利要求10所述的方法，其中，提供临时供体晶圆(30)对应于：
12.根据前述权利要求中任一项所述的方法，其中，所述方法进一步包括以下步骤：
13.根据权利要求12所述的方法，其中，所述方法进一步包括以下步骤：
14.一种高电子迁移率晶体管(1)，其包括：
15.根据权利要求14所述的高电子迁移率晶体管，其中，所述高电子迁移率晶体管(1)进一步包括在所述目标衬底(100)和所述顶表面层(221)之间的至少两个介电层(101、202)；并且其中所述至少两个介电层(101、202)的厚度等于或小于60nm。
